基于FPGA的DDS+DPLL跳頻信號源設(shè)計

1．3 數(shù)控振蕩器DCO

脈沖加減電路完成環(huán)路的頻率和相位調(diào)整，可以稱之為數(shù)控振蕩器(相位控制器)，其RTL構(gòu)架如圖5所示。當(dāng)沒有進(jìn)位／借位脈沖信號時，它把外部參考時鐘進(jìn)行2分頻；當(dāng)有進(jìn)位脈沖信號CARRY時，則在輸出的2分頻信號中插入半個脈沖，以提高輸出信號的頻率；當(dāng)有借位脈沖信號BORROW時，則在輸出的2分頻信號中減去半個脈沖，以降低輸出信號的頻率。這樣就達(dá)到了調(diào)整本地時鐘的相位，并使其跟蹤鎖定在輸入信號相位上的目的。

當(dāng)carry=0和borrow=O時，輸出為系統(tǒng)時鐘的2分頻(clk2為輸出；clock_sys位系統(tǒng)時鐘)，如圖6所示。

當(dāng)carry=1且borrow=0時，輸出為在系統(tǒng)2分頻的基礎(chǔ)上加上一個系統(tǒng)周期(clk2為輸出；clock_sys位系統(tǒng)時鐘)，如圖7所示。

1．4 N分頻器

分頻數(shù)N為鎖相環(huán)的一個重要參數(shù)，它與鎖相環(huán)的最大相位誤差θ及同步建立時間t滿足如下關(guān)系：

θ=2π/N，t=TN

式中：T為輸入信號的周期。

可見，為了取得較小的相位誤差，N的取值變大，相對的鎖相環(huán)的建立時間也就變長。所以對于這兩個指標(biāo)而言，N的取值是矛盾的，為了達(dá)到較好鎖相效果，需對N取一個中間值。在該設(shè)計中N取值為32，由仿真圖可知，此時同步建立時間大概為18 μs，而相位誤差為π／16。另外，徘徊濾波器中，雙向計數(shù)器的計數(shù)峰值Q也對同步建立時間有直接影響。當(dāng)計數(shù)頻率和相差不變時，Q越大，則計數(shù)器達(dá)到滿值所需時間越長，同步建立時間也就越長；反之亦然?？梢奞與建立時間t成反比，在該設(shè)計中Q取18。

clk2，carry，borrow，oxr_out為測試端口；dIv_elk_out為分頻值小于divider_n的一個分頻器；從而輸出一個高于基準(zhǔn)輸入頻率的信號，并對輸入的基準(zhǔn)頻率進(jìn)行倍頻，如圖8所示。

2 DPLL的FPGA實現(xiàn)

下面給出詳細(xì)描述DPLL的工作過程：

(1)當(dāng)環(huán)路失鎖時，異或門鑒相器比較輸入信號(clock_in)和反饋信號(clock_back)之間的相位差異，產(chǎn)生K變模可逆計數(shù)器的計數(shù)方向控制信號(xor_out)。

(2)K變?？赡嬗嫈?shù)器根據(jù)計數(shù)方向控制信號(xor_out)調(diào)整計數(shù)值。xor_out為高進(jìn)行加計數(shù)，并當(dāng)計數(shù)值到達(dá)預(yù)設(shè)的K值時，輸出進(jìn)位脈沖信號(carry)；為低進(jìn)行加計數(shù)，并當(dāng)計數(shù)值達(dá)到0時，輸出借位脈沖信號(borrow)。

(3)脈沖加減電路則根據(jù)進(jìn)位脈沖信號(carry)和借位脈沖信號(borrow)在電路輸出信號(clk2)中進(jìn)行脈沖的增加和扣除操作，來調(diào)整clk2信號的頻率，以實現(xiàn)clock_back信號對clock_in信號的相位跟蹤。

(4)重復(fù)上面的調(diào)整過程，當(dāng)環(huán)路進(jìn)入鎖定狀態(tài)時，異或門鑒相器的輸出xor_out為一占空比50％的方波，而K變?？赡嬗嫈?shù)器則周期性地產(chǎn)生進(jìn)位脈沖輸出CARRY和借位脈沖輸出BORROW，導(dǎo)致脈沖加減電路的輸出IDOUT周期性地加入和扣除半個脈沖。