以FPGA為基礎(chǔ)的SoC驗(yàn)證平臺 自動化電路仿真?zhèn)慑e功

此外，觀察額外的關(guān)鍵訊號是偵錯時必需的，但這些訊號多半不在原始探測清單中。工研院工程師透過Probe Visualizer迅速的探測ECO流程，在10分鐘內(nèi)就可新增10個新訊號，而且不用重新編譯整個設(shè)計(jì)。相對傳統(tǒng)的偵錯方法需要在RTL拖曳新訊號，并且針對這個特定的設(shè)計(jì)重新執(zhí)行合成(synthesis )以及布局與繞線作業(yè)，約需花上2至3個小時，因此這方面的革新省下了大量的時間。

工程師能夠輕松地將 所需額外的RTL探測訊號由Verdi偵錯環(huán)境拖曳至Probe Visualizer。這套系統(tǒng)會自動建立RTL至邏輯閘層(RTL-to-gate level)的訊號對應(yīng)關(guān)系,所以可直接在 FPGA 布局與繞線檔案上迅速執(zhí)行部份繞線作業(yè)來看到新增的探測訊號，大幅縮短偵錯作業(yè)時間，所以能在短時間內(nèi)處理多重偵錯工作階段 (debug session)。而對設(shè)計(jì)中使用的“黑盒子”IP區(qū)塊，也只需EDIF名稱，就可以進(jìn)行探測ECO流程。

評估結(jié)果

工研院工程師在修正問題并成功試產(chǎn)設(shè)計(jì)之后，檢討了項(xiàng)目實(shí)際耗費(fèi)的時間，并評估了這個新的FPGA SoC原型驗(yàn)證方法的成果。

進(jìn)行RTL設(shè)計(jì)、仿真、通訊協(xié)議驗(yàn)證與FPGA設(shè)計(jì)實(shí)現(xiàn)的時間約為2個月。在驅(qū)動程序移植(driver porting )上所花費(fèi)的時間則短了許多，大約只有2個星期。工程師隨后又花了2個月的時間進(jìn)行驗(yàn)證作業(yè)，試圖透過硬件邏輯分析器檢查 FPGA 內(nèi)部訊號解決音效問題，同時也在音效驅(qū)動程序中增加觀察點(diǎn)，以連結(jié)并企圖找出問題。這種傳統(tǒng)的FPGA偵錯方法，需要的時間和設(shè)計(jì)研發(fā)的時間一樣長，然而對工研院團(tuán)隊(duì)而言，相當(dāng)令人沮喪的是結(jié)果仍然一無所獲。不過，在經(jīng)過思源科技提供的應(yīng)用軟件教育訓(xùn)練/支持課程及一星期的實(shí)作經(jīng)驗(yàn)后，工研院工程師使用ProtoLink Probe Visualizer，在短短一星期的時間內(nèi)就厘清了兩大問題！

對工研院而言，ProtoLink Probe Visualizer是一種相當(dāng)有效的FPGA原型板偵錯方法。工程師再也不必局限在傳統(tǒng)的偵錯方法，而且在實(shí)時應(yīng)用軟件中增加觀察點(diǎn)也可能會造成其它問題。透過維持原有軟件并監(jiān)測更多FPGA訊號在數(shù)百萬時脈周期內(nèi)的實(shí)時RTL行為，使用者可以獲得所需的能見度，更完美的掌握、更輕松地偵錯設(shè)計(jì)的問題。

總合來說，思源科技Probe Visualizer透過以軟件為基礎(chǔ)的創(chuàng)新方法，改變了原型板驗(yàn)證的方法，實(shí)現(xiàn)豐富、實(shí)時的設(shè)計(jì)能見度，并且讓原型板能使用Verdi的偵錯威力，使原型板偵錯時間比傳統(tǒng)的方法大幅縮短一半。這種偵錯作業(yè)生產(chǎn)力與整體驗(yàn)證效率的提升，不僅能協(xié)助工研院在更早期的SoC研發(fā)流程中配置FPGA原型，并且能迅速移轉(zhuǎn)至搭載最新FPGA技術(shù)的新一代原型板上，充分運(yùn)用最新FPGA技術(shù)的優(yōu)勢。