基于CPLD／FPGA的多串口設(shè)計(jì)與實(shí)現(xiàn)

1)RXD接收器
RXD接收器的作用是接收串行設(shè)備發(fā)送的數(shù)據(jù)。clk腳引入波特率時鐘后，程序首先檢測串行數(shù)據(jù)輸入腳rxd的電平，當(dāng)檢測到rxd腳電平為‘0’即串行數(shù)據(jù)的開始信號后，接收器開始接收數(shù)據(jù)。連續(xù)接收8位數(shù)據(jù)后，接收到的數(shù)據(jù)將被送至d0～d7端，同時reg_flag端產(chǎn)生一個負(fù)脈沖信號，觸發(fā)寫控制器的ad_cnt端，寫控制器的地址線加‘1’并同時產(chǎn)生雙端口RAM的寫操作信號，完成接收數(shù)據(jù)的存儲。
接收時，clk時鐘為波特率的16倍，clk信號8分頻后即串行數(shù)據(jù)位的周期的中間位置檢測rxd腳電平狀態(tài)，以保證串行數(shù)據(jù)準(zhǔn)確地接收，累計(jì)計(jì)數(shù)至16分頻時完成一位數(shù)據(jù)的接收。連續(xù)接收8位數(shù)據(jù)后，并判斷第9位狀態(tài)為‘1’時(停止位)，完成一個字節(jié)的接收。RXD接收器的程序如下：