基于FPGA的SoC原型驗(yàn)證的設(shè)計(jì)與實(shí)現(xiàn)

下面以UART模塊為例，在此框架下根據(jù)其接口編寫相應(yīng)的測試程序。
驗(yàn)證計(jì)劃：通過待驗(yàn)UART與PC進(jìn)行通信來驗(yàn)證其功能是否正確，主要驗(yàn)證的功能點(diǎn)有：1)寄存器讀寫；2)三種工作模式普通模式、自流控模式、LoopBack模式；3)奇偶校驗(yàn)；4)波特率；5)FIFO觸發(fā)級(jí)。
測試程序：根據(jù)上邊的功能點(diǎn)可以劃分兩個(gè)測試的基本的函數(shù)，一個(gè)是寄存器讀寫的測試函數(shù)UART_RWTst()，還有一個(gè)就是UART工作配置函數(shù)UART_Config()，這個(gè)函數(shù)提供一個(gè)接口，通過這個(gè)接口可以配置UART的工作模式、奇偶校驗(yàn)方式、波特率大小、FIFO觸發(fā)級(jí)。在更高層的測試應(yīng)用程序中調(diào)用配置程序，變化配置參數(shù)，使其與PC進(jìn)行收發(fā)數(shù)據(jù)，然后查看或比對(duì)數(shù)據(jù)，判別其功能是否正確。測試程序文件結(jié)構(gòu)如圖5所示。
驗(yàn)證結(jié)果：當(dāng)待驗(yàn)UART向PC發(fā)送數(shù)據(jù)時(shí)，在PC的超級(jí)終端會(huì)顯示這些數(shù)據(jù)，UART功能驗(yàn)證結(jié)果可通過觀測或數(shù)據(jù)比對(duì)來判斷，如圖6所示。

4 結(jié)論
同樣的測試激勵(lì)程序在此原型平臺(tái)的執(zhí)行速度要比SDV(Software driven verification)平臺(tái)快4～6個(gè)數(shù)量級(jí)。本驗(yàn)證平臺(tái)的搭建過程中對(duì)其進(jìn)行了形式驗(yàn)證和時(shí)序分析，大大減少了在原型設(shè)計(jì)中由于FPGA實(shí)現(xiàn)而導(dǎo)致的錯(cuò)誤。本平臺(tái)的軟件測試程序具有接口簡單、易調(diào)試、可重用性好等特點(diǎn)，筆者在此原型平臺(tái)下完成了部分模塊的驗(yàn)證，有效地提高了驗(yàn)證效率，縮短了項(xiàng)目的開發(fā)周期，加大了流片成功率。