優(yōu)化FIR數(shù)字濾波器的FPGA實(shí)現(xiàn)
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2．2 乘法器設(shè)計(jì)
乘法器是數(shù)字信號處理電路中最常用的單元，20年前就已經(jīng)研究的非常成熟。高性能乘法器是實(shí)現(xiàn)高性能的FIR運(yùn)算的關(guān)鍵，乘法器的運(yùn)算過程可以分解為部分積的產(chǎn)生和部分積的相加2個(gè)步驟。部分積的產(chǎn)生非常簡單，實(shí)現(xiàn)速度較快；而部分積相加的過程是多個(gè)二進(jìn)制數(shù)的相加，實(shí)現(xiàn)速度通常較慢。解決乘法器速度問題，需要減小部分積的個(gè)數(shù)、提高部分積相加運(yùn)算的速度。在乘法器設(shè)計(jì)上這里著重研究能夠減少部分積的Booth算法。
Booth算法乘法器可以減少乘法運(yùn)算部分積個(gè)數(shù)，提高乘法運(yùn)算的速度。本文討論Radix-2的Booth算法，其基本算法思想是，一次看乘數(shù)的兩個(gè)位，依照當(dāng)前與前一位的不同，執(zhí)行不同的操作?？偨Y(jié)出Radix-2 Booth算法的編碼規(guī)則如表1所示。本文引用地址：http://m.butianyuan.cn/article/191217.htm
2．3 累加器設(shè)計(jì)
對于乘累加運(yùn)算的加法，傳統(tǒng)的算法將使多個(gè)乘法器的結(jié)果逐一累加，效率低、運(yùn)算時(shí)延大。本文提出了一種結(jié)合了CSA算法加法器和樹型結(jié)構(gòu)的新型加法器結(jié)構(gòu)，對乘法器的結(jié)果一次性相加。
圖2為6個(gè)數(shù)相加的實(shí)例。如果不用其他加法器的話，6個(gè)數(shù)據(jù)的相加將耗去5個(gè)加法器，其關(guān)鍵路徑總共經(jīng)過三級的加法電路延遲，有必要對電路的面積和延遲進(jìn)行改進(jìn)。因此在多個(gè)數(shù)據(jù)相加的情況下，CSA(Carry Save Adder)加法器是很好的選擇。
CSA加法器仍然保留原有的全加器架構(gòu)，一個(gè)n-bit的CSA器件如圖3所示。
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