基于FIash和JTAG接口的FPGA多配置系統(tǒng)

2 FIash控制器和FPGA器件配置模塊設(shè)計(jì)
2．1 FIash控制器設(shè)計(jì)
燒寫Flash存儲(chǔ)器和利用Flash存儲(chǔ)器配置FPGA器件時(shí)，都需要對(duì)Flash存儲(chǔ)器進(jìn)行操作，因此需要設(shè)計(jì)一個(gè)控制器模塊來(lái)專門產(chǎn)生Flash存儲(chǔ)器的控制指令。Flash控制器要實(shí)現(xiàn)的功能是：響應(yīng)輸入的擦除、寫、讀命令，并根據(jù)命令產(chǎn)生相應(yīng)的時(shí)序來(lái)實(shí)現(xiàn)對(duì)Flash的操作。
為了在一片F(xiàn)lash存儲(chǔ)器中存放多個(gè)配置文件，可以將Flash按照配置文件的大小分為多個(gè)區(qū)間。這樣，對(duì)于一個(gè)具體的配置文件，輸入指令的作用范圍應(yīng)該在配置文件存放的區(qū)間內(nèi)。因此，擦除某個(gè)配置文件時(shí)要選用塊擦除方式，而不是整片擦除方式。
為了及時(shí)的將一幀配置碼流寫入Flash存儲(chǔ)器中，要求Flash存儲(chǔ)器的編程時(shí)間應(yīng)該小于FPGM指令執(zhí)行后的等待時(shí)間。根據(jù)Flash存儲(chǔ)器數(shù)據(jù)手冊(cè)上的參考數(shù)據(jù)計(jì)算后發(fā)現(xiàn)，使用普通的編程方式來(lái)燒寫一幀配置碼流時(shí)間大于等待時(shí)間，而使用寫緩沖的編程方式來(lái)燒寫一幀配置碼流的時(shí)間要小于等待時(shí)間，因此必須選用寫緩沖的編程方式來(lái)燒寫Flash存儲(chǔ)器。
JTAG接口與Flash控制器間的命令和數(shù)據(jù)翻譯由反向兼容JTAG控制器中的燒寫控制模塊完成。它會(huì)接收J(rèn)TAG接口發(fā)送的擦除或?qū)懨?，?jīng)過(guò)轉(zhuǎn)化后產(chǎn)生相應(yīng)的Flash控制器必需的命令、地址和數(shù)據(jù)。由于一次寫緩沖編程寫入Flash存儲(chǔ)器的數(shù)據(jù)小于一幀配置碼流的大小，因此接收到寫命令后，燒寫控制模塊會(huì)配合寫命令和對(duì)應(yīng)的操作地址，將緩沖區(qū)中一幀配置碼流分多次送往Flash控制器。
2．2 FPGA器件配置模塊設(shè)計(jì)
Virtex系列FPGA器件的配置模式共有4種：串行主模式、串行從模式、并行從模式和邊界掃描模式，其中主模式使用內(nèi)部振蕩器提供時(shí)鐘，從模式和邊界掃描模式使用器件外部提供的時(shí)鐘。在FPGA器件上電初始化后，配置模塊向FPGA發(fā)送配置碼流和配置時(shí)鐘來(lái)配置FPGA器件。因?yàn)榕渲盟俣仍娇霧PGA器件工作前的等待時(shí)間就越短，所以本方案選擇速度最快的并行從模式。圖2是并行從模式的時(shí)序圖，數(shù)據(jù)(DATA[7：O])必須滿足建立時(shí)間(Tsu)和保持時(shí)間(Th)的約束。FPGA器件配置模塊配置FPGA器件的步驟如下：
①FPGA器件配置模塊檢測(cè)到INIT引腳信號(hào)變高，說(shuō)明FPGA器件的上電后自動(dòng)初始化已完成，配置模塊向Flash控制器發(fā)送讀命令；
②配置模塊收到Flash控制器返回的配置碼流后，在每個(gè)時(shí)鐘上升沿向FPGA器件發(fā)送一個(gè)8位配置碼流；
③配置模塊檢測(cè)到DONE引腳信號(hào)變高，說(shuō)明FPGA器件已配置完成，配置過(guò)程結(jié)束。

由于從向Flash控制器發(fā)送讀命令到Flash控制器返回配置碼流的時(shí)間大于一個(gè)周期，且返回?cái)?shù)據(jù)的位寬大于并行從模式的數(shù)據(jù)位寬，因此必須先對(duì)配置碼流進(jìn)行位寬轉(zhuǎn)換。同時(shí)，為了保證CCLK的每個(gè)始終上升沿都有一個(gè)8位配置碼流發(fā)送出去，還必須對(duì)CCLK進(jìn)行合適的分頻。