基于FPGA的煙支檢測系統(tǒng)的設(shè)計
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3 軟件設(shè)計
本系統(tǒng)的核心處理程序可采用QUARTUSII7．2軟件和Verilog HDL語言進行編寫，而上位機軟件則可采用Delphi7軟件進行編寫，其核心部分是數(shù)據(jù)處理部件，它主要由A／D采樣、差分傳輸和FPGA數(shù)據(jù)處理部分構(gòu)成，為了使系統(tǒng)實現(xiàn)更加方便，且便于控制，選擇FPGA對剔除問題煙的算法非常關(guān)鍵。圖3所示是整個系統(tǒng)的程序框圖。本文引用地址：http://m.butianyuan.cn/article/191273.htm
3．1 A／D采樣
ADS7841E是一款4通道12位的A／D轉(zhuǎn)換芯片，它是由時鐘控制的串行輸入芯片，芯片DIN中的A2、A1、A0位是通道選擇位，MODE位是12b-it／8bit轉(zhuǎn)換選擇位，本設(shè)計選擇高精度的12bit轉(zhuǎn)換，SGL／DIF位用于選擇是單端轉(zhuǎn)換還是差分轉(zhuǎn)換，本設(shè)計選擇單端轉(zhuǎn)換。ADS7841E模塊的軟件設(shè)計原理圖如圖4所示。
圖4中，clkin為系統(tǒng)時鐘，CH1～CH7為ADS7841E芯片的轉(zhuǎn)換結(jié)果并行輸出，該數(shù)據(jù)可送往FPGA進行判決處理。
3．2 FPGA數(shù)據(jù)的處理
在對FPGA數(shù)據(jù)進行處理時，可以采用均值剔除算法。所謂均值剔除算法，就是用一個樣本的當前值與一個參考值相減，然后取絕對值，如果結(jié)果超過某一門限，就說明其不符合要求，故可舍棄這個數(shù)據(jù)。假設(shè)隨機變量X具有數(shù)學期望μ和方差σ2，那么，對于任意正數(shù)ε，其不等式(6)成立：
不等式(6)稱為切比雪夫不等式，若令ε=3σ，則可得到：
其中，μ為正態(tài)分布的期望，σ為正態(tài)分布的均方差。由式(8)可知，對于正態(tài)隨機變量來說，它的值落在區(qū)間[μ-3σ，μ+3σ]內(nèi)幾乎是必然的事件，這就是3σ規(guī)則。
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