基于FPGA的高速數(shù)據(jù)處理系統(tǒng)設(shè)計(jì)

作者：時(shí)間：2011-03-21 來源：網(wǎng)絡(luò)

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2．2 仿真實(shí)驗(yàn)結(jié)果
為了比較串行結(jié)構(gòu)和并行結(jié)構(gòu)的計(jì)算速度，在Xilinx 7．1ISE平臺(tái)中(Virtex-4器件的最低版本要求)，選用Virtex-4系列的XC4VSX25器件，用Verilog HDL語(yǔ)言設(shè)計(jì)串行結(jié)構(gòu)和并行結(jié)構(gòu)，并在ModelSim中對(duì)兩種結(jié)構(gòu)進(jìn)行仿真比較。由于仿真時(shí)間長(zhǎng)度的限制，采用5位128長(zhǎng)度的三角波模擬采集到數(shù)據(jù)，并將XtremeDSP? Slice的計(jì)算速率設(shè)定在250 M／s，仿真波形結(jié)果如圖5所示。

本文引用地址：http://m.butianyuan.cn/article/191296.htm

從圖5中可看出，采用串行結(jié)構(gòu)，計(jì)算耗時(shí)約為15．8 ms，而采用4個(gè)XtremeDSP Slice的并行計(jì)算結(jié)構(gòu)，計(jì)算耗時(shí)約為4．2 ms。從仿真結(jié)果的比較可知，串行結(jié)構(gòu)耗時(shí)約為并行結(jié)構(gòu)的4倍。因此，在本系統(tǒng)中并型結(jié)構(gòu)的計(jì)算速度是正比于并行度的，這與理論上并行計(jì)算可以成倍減少計(jì)算時(shí)間的分析一致。

3 結(jié)束語(yǔ)
通過以XC4VSX25為核心的嵌入式系統(tǒng)，實(shí)現(xiàn)數(shù)據(jù)采集、數(shù)據(jù)存儲(chǔ)、LCD顯示、USB數(shù)據(jù)傳輸和數(shù)據(jù)處理，完成光纖微擾動(dòng)傳感的擾動(dòng)識(shí)別和定位功能，具有高速、實(shí)時(shí)、低成本、高靈活性的優(yōu)點(diǎn)。本系統(tǒng)利用系統(tǒng)內(nèi)特有的硬件結(jié)構(gòu)XtremeDSP Slice實(shí)現(xiàn)高效高速的數(shù)據(jù)處理，同時(shí)在ISE軟件中XtremeDSP Slice以IP核形式使用，無需自己構(gòu)造乘法器和加法器，既節(jié)省了大量FPGA資源又大大減少開發(fā)難度。通過仿真比較可以看出，本系統(tǒng)中并型結(jié)構(gòu)的計(jì)算速度是正比于并行度的，因此可以通過提高并行度來提高系統(tǒng)的計(jì)算速度，滿足高速實(shí)時(shí)的數(shù)據(jù)處理要求。