基于FPGA的CMI編碼系統(tǒng)設(shè)計(jì)

2 CMI編碼系統(tǒng)的程序設(shè)計(jì)
在系統(tǒng)程序設(shè)計(jì)過(guò)程中，將m序列作為基帶輸入碼，然后程序再對(duì)m序列進(jìn)行CMI碼型變換，最后輸出CMI碼型。通過(guò)對(duì)CMI編碼規(guī)則的分析，1位輸入碼元對(duì)應(yīng)2位輸出編碼，因此CNI碼元輸出速率是輸入m序列碼元速率的2倍。在程序設(shè)計(jì)中，要保持m序列進(jìn)程時(shí)鐘為CMI編碼進(jìn)程時(shí)鐘的2倍頻，這是完成CMI編碼任務(wù)的前提。
m序列是最長(zhǎng)線性反饋移存器序列的簡(jiǎn)稱，m序列具有平衡性、游程特性、線性疊加性、自相關(guān)特性和偽噪聲特性，應(yīng)用十分廣泛。設(shè)計(jì)采用m序列產(chǎn)生器產(chǎn)生的m序列作為CMI編碼的數(shù)據(jù)源，用4級(jí)移存器構(gòu)成周期為P=24-1=15的m序列發(fā)生器。m序列發(fā)生器的結(jié)構(gòu)圖如圖2所示，其中A0、A1、A2、A3分別代表一個(gè)寄存器。

在對(duì)m序列進(jìn)行CMI編碼的程序設(shè)計(jì)時(shí)，要注意的問(wèn)題是，1碼對(duì)應(yīng)的輸出是與前一個(gè)1碼的狀態(tài)有關(guān)，因此要對(duì)1碼的狀態(tài)進(jìn)行記錄，從而實(shí)現(xiàn)1碼對(duì)應(yīng)的00和11碼型交替輸出。
CMI編碼系統(tǒng)設(shè)計(jì)軟件環(huán)境采用的是QuartusⅡ軟件平臺(tái)，QuartusⅡ是一種綜合開(kāi)發(fā)工具，它集成了Altera的FPGA／CPLD開(kāi)發(fā)流程中所涉及的所有工具和第三方軟件接口。通過(guò)使用此綜合開(kāi)發(fā)工具，設(shè)計(jì)者可以創(chuàng)建、組織和管理自己的設(shè)計(jì)，主要包括設(shè)計(jì)輸入、綜合、布局布線、時(shí)序分析、仿真、編程與配置過(guò)程。QuartusⅡ支持多時(shí)鐘定時(shí)分析，內(nèi)嵌SignalTapⅡ邏輯分析器、功率估計(jì)器等高級(jí)工具，易于管腳分配和時(shí)序約束，具有強(qiáng)大的HDL綜合能力。
SignalTapⅡ邏輯分析器是很重要的測(cè)試工具，它是對(duì)FPGA的硬件信號(hào)進(jìn)行讀取，可以捕獲和顯示FPGA內(nèi)部的實(shí)時(shí)信號(hào)行為，從而能夠讓設(shè)計(jì)者直觀的判斷出邏輯是否準(zhǔn)確。SignalTapⅡ的功能類似于邏輯分析儀，但與傳統(tǒng)的邏輯分析儀相比，具有如下優(yōu)點(diǎn)：使用SignalTapⅡ邏輯分析器不占用額外的I／O管腳，若使用傳統(tǒng)的邏輯分析儀觀察信號(hào)波形，則必須將待觀察信號(hào)引到空閑管腳；SignalTapⅡ邏輯分析器不占用PCB上的空間，若使用傳統(tǒng)邏輯分析儀，需要從FPGA器件上引出測(cè)試管腳到PCB上，這樣增加了PCB走線難度；SignalTapⅡ邏輯分析器還不會(huì)破壞信號(hào)的完整性；SignalTapⅡ邏輯分析器集成在QuartusⅡ軟件中，無(wú)需另外付費(fèi)，而傳統(tǒng)的邏輯分析儀則價(jià)格昂貴。
程序采用Verilog HDL語(yǔ)言進(jìn)行設(shè)計(jì)，下面給出了CMI編碼的部分源程序：