根升余弦脈沖成形濾波器FPGA實現(xiàn)

設(shè)發(fā)送端傳遞的二進(jìn)制數(shù)據(jù)是{…，a-4，a-3，a-2，a-1，a0，a1，a2，a3，a4，a5，…}，則發(fā)送濾波器的輸出如圖2所示，該波形函數(shù)可表示為：

可以看出，當(dāng)前傳遞信息{a0}時刻對應(yīng)的波形信號的上升沿y[1．．8]分別由h-4[57．．64]，h-3[49．．56]，h-2[41．．48]，h-1[33．．40]，h0[25．．32]， h1[17．．24]，h2[9．．16]與h3[1．．8]線性表示，如式(5)所示：

2 二進(jìn)制基帶信號平方根升余弦成形濾波器的FPGA實現(xiàn)
在分析文獻(xiàn)的基礎(chǔ)上，文中波形成形濾波器的實現(xiàn)采用的查表法結(jié)構(gòu)如圖3所示。其中，ROM單元存儲待成形的數(shù)據(jù)與成形濾波器的沖擊響應(yīng)的卷積結(jié)果。模8計數(shù)器的工作時鐘速率是待成形數(shù)據(jù)速率的8倍。待成形數(shù)據(jù)從8位移位寄存器的低位移入后，選擇ROM表中的數(shù)據(jù)塊da-ta i，同時模8計數(shù)器C從(000)2～(111)2計數(shù)，并用該計數(shù)結(jié)果C(j)選擇輸出data i中的y[j]。當(dāng)計數(shù)器C計數(shù)歸零時，新的待成形數(shù)據(jù)從低位移入8位移位寄存器。該設(shè)計的一個優(yōu)點是：ROM表中的數(shù)據(jù)在計算時，ai可采用雙極性碼，而查找表地址產(chǎn)生電路使用單極性碼。文中設(shè)計時，波形數(shù)據(jù)的計算采用了反邏輯、雙極性、不歸零碼，即輸入信息符號序列{0，1)映射為{+1，-1)，持續(xù)時間不變。