基于FPGA的多DSP紅外實(shí)時(shí)圖像處理系統(tǒng)

1．2．3 與視頻顯示電路接口
顯示電路中選用的數(shù)／模轉(zhuǎn)換芯片為ADI公司的ADV7122芯片，該芯片為三通道10 b的視頻數(shù)／模轉(zhuǎn)換芯片。
1．3 四端口存儲(chǔ)器電路設(shè)計(jì)
四端口存儲(chǔ)器使用IDT公司的IDT70V5388芯片。該芯片為64K×18 b的同步四端口存儲(chǔ)器，4個(gè)端口可同時(shí)對(duì)存儲(chǔ)器的任何地址進(jìn)行操作，每個(gè)端口的最大輸出速率為200 MHz，因此4個(gè)端口總的數(shù)據(jù)帶寬為14 Gb／s。
存儲(chǔ)器每個(gè)端口都設(shè)置有郵箱中斷功能，這一功能能夠很好地實(shí)現(xiàn)與各個(gè)端口相連器件的相互通信。選擇郵箱中斷功能后，每個(gè)端口給分配一個(gè)郵箱，當(dāng)某一端口向其他端口的郵箱寫(xiě)入數(shù)據(jù)時(shí)，該端口將會(huì)產(chǎn)生郵箱中斷。PORT1向PORT2的郵箱地址(0xFFFE)進(jìn)行寫(xiě)操作，PORT2將產(chǎn)生郵箱中斷，PORT2對(duì)該郵箱地址進(jìn)行讀操作之后清除郵箱中斷。
1．4 DSP電路設(shè)計(jì)
DSP芯片選用Ti公司的TMS32C6414 EGLZA6E3，其主頻為600 MHz。TMS320C6414是TI公司高性能的定點(diǎn)DSP。該芯片采用超長(zhǎng)指令字結(jié)構(gòu)(VLIW)，每個(gè)時(shí)鐘周期可以執(zhí)行8個(gè)32位指令。

2 系統(tǒng)工作流程及軟件設(shè)計(jì)
系統(tǒng)上電后，DSP1從與其連接的FLASH芯片中讀出非均勻性校正算法所需的系數(shù)，傳送給FPGA，FPGA對(duì)圖像進(jìn)行校正，校正結(jié)果寫(xiě)入四端口RAM，圖像拉伸顯示模塊和數(shù)字圖像記錄模塊。3個(gè)DSP可以從四端口RAM中讀取圖像信息，并行進(jìn)行圖像處理工作。
2．1 非均勻性較正算法設(shè)計(jì)
非均勻性是指凝視成像探測(cè)器在外界同一均勻光學(xué)場(chǎng)輸入時(shí)各單元輸出的不一致性。焦平面陣列探測(cè)器的非均勻性高達(dá)10％～30％，因此焦平面探測(cè)器在使用時(shí)必須進(jìn)行非均勻性校正。非均勻性校正算法中，兩點(diǎn)校正算法是最常用的算法，該算法的計(jì)算量非常小，校正一個(gè)點(diǎn)只需1次加運(yùn)算和1次乘運(yùn)算，有利用系統(tǒng)實(shí)時(shí)實(shí)現(xiàn)。
兩點(diǎn)校正公式為：V’=GV+O。其中，V為探測(cè)器單元的實(shí)際輸出值，V’為校正后的值，G為校正增益，O為校正偏移量值。G和O利用測(cè)量?jī)蓚€(gè)不同溫度點(diǎn)的探測(cè)器響應(yīng)計(jì)算得出，預(yù)先存入FLASH芯片中。系統(tǒng)正常工作時(shí)，DSP將系數(shù)從FLASH芯片中讀出非均勻性校正算法所需的系數(shù)，用乒乓方式寫(xiě)入四端口RAM中。每寫(xiě)完1塊數(shù)據(jù)區(qū)后利用四端口RAM的中斷信號(hào)通知FPGA將系數(shù)讀走，F(xiàn)PGA將得到的系數(shù)依次存入SDRAM中。系數(shù)傳送完畢后，F(xiàn)PGA開(kāi)始接收探測(cè)器數(shù)字圖像信息，同時(shí)將校正系數(shù)讀出，對(duì)原始紅外圖像進(jìn)行乘加運(yùn)算。工作流程見(jiàn)圖3。
2．2 圖像拉伸算法設(shè)計(jì)
圖像拉伸采用自適應(yīng)直方圖增強(qiáng)算法，表示為如下的映射關(guān)系：

式中：yk為增強(qiáng)后圖像的灰度值；Xmax和Xmin為原圖像中像素最大值和最小值；Xk為原圖像的灰度值；a為亮度補(bǔ)償系數(shù)，取值為0～1之間，當(dāng)取0時(shí)，即是通常的拉伸算法。