高階累積量調(diào)制識別改進(jìn)算法的FPGA實(shí)現(xiàn)
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2．3 微分后參數(shù)提取模塊
提取特征參數(shù)Fe3的模塊，如圖5所示。其中，dmfilt是微分中值濾波模塊，兩個Black Box是計(jì)算特征參數(shù)Fe3的模塊。待識別調(diào)制信號經(jīng)過dmfilt模塊后，然后由DDS，F(xiàn)IR，DowSamp等提取同向分量和正交分量，再通過計(jì)算Fe3的模塊計(jì)算參數(shù)，最后結(jié)果由Scope輸出。
圖6是當(dāng)信號為4FSK時，計(jì)算得到的Fe3值。其中，O．03～O．1 s是模塊計(jì)算參數(shù)的過程，O．1 s時對應(yīng)的數(shù)據(jù)是計(jì)算的最終結(jié)果。將結(jié)果輸出到Matlab變量空間workspace中，可以得到在0．1 s時計(jì)算的Fe3值為12．4。
3 實(shí)驗(yàn)結(jié)果
為了驗(yàn)證調(diào)制識別系統(tǒng)的可行性，分別在Simulink和目標(biāo)開發(fā)板上運(yùn)行該設(shè)計(jì)。在產(chǎn)生硬件協(xié)同仿真模塊之前，先調(diào)用Resource Esti-mator模塊對本系統(tǒng)所需資源進(jìn)行估測。估測結(jié)果見表3。
由于所需芯片內(nèi)部資源較多，所以選用Virtex4-xc4vlx200芯片。然后在System Generator模塊中點(diǎn)擊Generate產(chǎn)生硬件協(xié)仿真模塊，并將它拖入到設(shè)計(jì)文件當(dāng)中。給Virtex-4目標(biāo)板上電，連接好JTAG口，啟動硬件協(xié)同仿真。當(dāng)信號分別為2ASK，4ASK，4PSK等調(diào)制信號時，測試整個設(shè)計(jì)系統(tǒng)判決的結(jié)果，并將1 000次獨(dú)立試驗(yàn)得到的仿真結(jié)果取平均，得到各種調(diào)制信號的識別率，如表4所示。從試驗(yàn)結(jié)果來看，調(diào)制識別系統(tǒng)設(shè)計(jì)的FPGA硬件協(xié)同實(shí)現(xiàn)與Simulink仿真的結(jié)果基本一致，達(dá)到了設(shè)計(jì)的要求，從而也說明了System Generator有很高的精度。
4 結(jié)語
本文采用高階累積量改進(jìn)算法對各種數(shù)字信號進(jìn)行調(diào)制識別，大大提高了低信噪比環(huán)境下2ASK，4ASK，4PSK和16QAM信號的識別率，并在 System Generator中實(shí)現(xiàn)了高階累積量改進(jìn)算法的FPGA設(shè)計(jì)，從模型的建立到FPGA的實(shí)現(xiàn)都是在圖形化設(shè)計(jì)環(huán)境下完成的，避開了編寫復(fù)雜VHDL語言的環(huán)節(jié)，且轉(zhuǎn)化到FPGA上實(shí)現(xiàn)的性能好，設(shè)計(jì)過程簡便靈活，從而為調(diào)制方式識別算法的設(shè)計(jì)提供了一種新的方案。利用System Generator提供的圖形化建模環(huán)境和自動轉(zhuǎn)換成VHDL代碼的能力，設(shè)計(jì)者可以將更多的時間和精力放在算法的優(yōu)化上，同時又能顯著縮短設(shè)計(jì)開發(fā)周期。
本文引用地址：http://m.butianyuan.cn/article/191395.htm
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