基于FPGA的DDC的設(shè)計

2 DDC的系統(tǒng)仿真
通過VHDL語言編寫NCO模塊，其在Modelsim中的仿真如圖4所示。

其中：clk為基準(zhǔn)時鐘信號；i和q分別為sin、cos兩路載波輸出；carr clock為載波周期時鐘，用來記錄載波周期個數(shù)；load p為裝載初始相位有效信號；p_init為初始相位值；fctrl為頻率控制字。本設(shè)計用的是全局時鐘作為工作時鐘，所以雖然載波NCO的輸出不是一個方波，但對整體設(shè)計沒什么影響，本地載波在一個周期內(nèi)有4個相位，輸出為系統(tǒng)時鐘的分頻信號。
圖5是數(shù)字混頻器仿真圖，其中，sample in為接收到的信號，本文中用偽隨機碼；sin in、cos in為輸入的兩路載波信號；i out、q out為輸出結(jié)果。

3 結(jié)論
本文所設(shè)計的簡單DDC系統(tǒng)可以完成基本的下變頻功能，適用于各種需要進行下變頻的場合。并可免去使用專業(yè)DDC芯片的麻煩，有效實現(xiàn)所期望的功能。程序設(shè)計和實驗表明，將接收進來的經(jīng)過采樣量化的數(shù)字中頻信號進行數(shù)字式下變頻在單片FPGA中完成是完全可行的。