基于模塊化設(shè)計(jì)方法實(shí)現(xiàn)FPGA動(dòng)態(tài)部分重構(gòu)

配置列根據(jù)分配給它的配置地址（Configuration Address）來(lái)尋址。每一個(gè)配置列在FPGA內(nèi)都有唯一的主地址（Major Address）空間。

FPGA的邏輯功能通過(guò)配置比特流（Configuration Bitstream）來(lái)實(shí)現(xiàn)。對(duì)于動(dòng)態(tài)部分重構(gòu)功能來(lái)說(shuō)，需重構(gòu)的配置邏輯是通過(guò)下載不同的部分配置比特流來(lái)實(shí)現(xiàn)的。

2基于模塊化動(dòng)態(tài)部分重構(gòu)FPGA的設(shè)計(jì)方法

所謂的FPGA模塊化設(shè)計(jì)就是將系統(tǒng)按照一定規(guī)則劃分成若干模塊，然后對(duì)每個(gè)模塊分別進(jìn)行設(shè)計(jì)、綜合，并將實(shí)現(xiàn)結(jié)果約束在預(yù)先設(shè)置好的區(qū)域內(nèi)，最后將所有模塊的實(shí)現(xiàn)結(jié)果有機(jī)的組織起來(lái)完成整個(gè)系統(tǒng)的設(shè)計(jì)^[4]。其劃分模塊的基本原則為：子模塊功能相對(duì)獨(dú)立，模塊內(nèi)部聯(lián)系盡量緊密，模塊間的連接盡量簡(jiǎn)單。對(duì)于那些難以滿足模塊劃分準(zhǔn)則的具有強(qiáng)內(nèi)部關(guān)聯(lián)的設(shè)計(jì)，不適合采用此設(shè)計(jì)方法。

FPGA模塊化設(shè)計(jì)的優(yōu)點(diǎn)在于：團(tuán)隊(duì)式并行工作從而加速整個(gè)項(xiàng)目的開(kāi)發(fā)進(jìn)度；每個(gè)子模塊都能夠靈活使用綜合和實(shí)現(xiàn)工具獨(dú)立進(jìn)行優(yōu)化，從而達(dá)到更好的優(yōu)化結(jié)果；調(diào)試、更改某個(gè)子模塊時(shí)，不會(huì)影響其他模塊的實(shí)現(xiàn)結(jié)果，保證了整個(gè)設(shè)計(jì)的穩(wěn)定性與可靠性。

模塊化設(shè)計(jì)方法使用Xilinx公司的ISE軟件設(shè)計(jì)工具，常用HDL語(yǔ)言作為設(shè)計(jì)輸入，頂層模塊描述設(shè)計(jì)的全局邏輯，包括設(shè)計(jì)的輸入/輸出、所有子模塊的黑盒子（Black Box）聲明以及子模塊之間的連接關(guān)系。所謂黑盒子聲明是指在頂層模塊中僅僅對(duì)子模塊進(jìn)行端口描述與信號(hào)屬性聲明，并不包含任何實(shí)際邏輯和時(shí)序關(guān)系的描述。子模塊通常也使用HDL語(yǔ)言描述，分別設(shè)計(jì)出各子模塊的邏輯實(shí)體并綜合所設(shè)計(jì)的子模塊。由于子模塊的輸入/輸出并不是整個(gè)設(shè)計(jì)的外部接口，所以在綜合過(guò)程中應(yīng)禁止子模塊插入I/O端口，而僅在綜合頂層模塊時(shí)才插入I/O端口。最后將所有子模塊的實(shí)現(xiàn)結(jié)果和頂層的實(shí)現(xiàn)結(jié)果有機(jī)地組織起立，完成整個(gè)設(shè)計(jì)的實(shí)現(xiàn)。圖2是基于模塊化設(shè)計(jì)方法的流程。

采用模塊化設(shè)計(jì)方法實(shí)現(xiàn)FPGA的動(dòng)態(tài)部分重構(gòu)，首先進(jìn)行模塊劃分，將設(shè)計(jì)的固定邏輯即運(yùn)行過(guò)程中不需要更改的邏輯劃分到固定模塊，將需要更改的部分劃分到可重構(gòu)模塊中。其次模塊的放置位置和大小也有限制，必須遵循一定的規(guī)則^[5]：可重構(gòu)模塊的高度和器件的高度一致，從圖1中可以直觀地認(rèn)為模塊必須包含整個(gè)配置列；可重構(gòu)模塊的寬度最小是4個(gè)Slice（一個(gè)CLB包含兩個(gè)完全相同的Slice），并且必須為4個(gè)Slice的倍數(shù)；如果可重構(gòu)模塊位于器件的最左邊或是最右邊的Slice列，則所有位于器件邊緣的IOBs將作為可重構(gòu)模塊的資源；為了減少設(shè)計(jì)的復(fù)雜度，可重構(gòu)模塊的數(shù)量應(yīng)該盡量少等。

圖2 模塊化設(shè)計(jì)流程

3 FPGA動(dòng)態(tài)部分重構(gòu)的實(shí)現(xiàn)

在本設(shè)計(jì)實(shí)例中，F(xiàn)PGA實(shí)現(xiàn)的功能是對(duì)外圍接口電路進(jìn)行邏輯控制以及根據(jù)外圍不同設(shè)備輸入的數(shù)據(jù)選擇適當(dāng)?shù)臄?shù)據(jù)處理算法。據(jù)此將設(shè)計(jì)劃分為固定模塊和可重構(gòu)模塊，其中固定模塊內(nèi)實(shí)現(xiàn)對(duì)外接口的控制邏輯，可重構(gòu)模塊內(nèi)實(shí)現(xiàn)數(shù)據(jù)處理算法。本例中只將FPGA的邏輯功能更換一次，即可重構(gòu)模塊只部分重構(gòu)一次，將其在重構(gòu)前后的不同邏輯功能分別計(jì)作reconfig_a和reconfig_b。系統(tǒng)會(huì)根據(jù)需要?jiǎng)討B(tài)部分重構(gòu)FPGA，為不同的數(shù)據(jù)源選擇適合的處理方法。本設(shè)計(jì)由Virtex-E XCV600E器件來(lái)實(shí)現(xiàn)。

根據(jù)模塊所需資源的大小和模塊劃分原則，在用戶約束文件（UCF）中將每個(gè)模塊的位置進(jìn)行約束，如下所示：

INST fix AREA_GROUP = AG_fix ；（1）

AREA_GROUP AG_fix RANGE = CLB_R1C1:CLB_R48C36 ；（2）

INST reconfig AREA_GROUP = AG_reconfig ； （3）

AREA_GROUP AG_reconfig RANGE = CLB_R1C37:CLB_R48C72 ；（4）

其中（2）、（4）指定了兩個(gè)模塊的具體位置。