基于FPGA的線性卷積的實(shí)時實(shí)現(xiàn)

觀察圖8可知，經(jīng)過FFT變換和IFFT變換以后的累積相對誤差保持在±3％以內(nèi)，主要原因是FPGA計算FFT和IFFT過程中由于精度的要求，進(jìn)行數(shù)據(jù)舍去，造成誤差的產(chǎn)生。這種誤差是由硬件客觀條件限制的，不可避免，但是±3％的誤差精度完全可以滿足實(shí)際應(yīng)用。
本系統(tǒng)由于涉及到高速A／D、高速D／A，所以在PCB設(shè)計過程中必須考慮電磁兼容EMC(Electro Magnetic Compatibility)和抗電磁干擾EMI(Electro Magnetic Interference)性和信號的完整性。總體來說，在進(jìn)行高速PCB設(shè)計過程中，不僅要考慮PCB的元器件布局和布線，同時設(shè)計中的接地、去耦和旁路同樣重要。例如在A／D部分這種混合信號PCB設(shè)計中，由于混合了模擬信號與數(shù)字信號，只有盡可能減小電流環(huán)路的面積才能降低數(shù)字信號與模擬信號之間的相互干擾。一個可行的方法是將地平面分割，然后在A／D轉(zhuǎn)換器下面將模擬地和數(shù)字地連接在一起。
在處理FFT和IFFT核的指數(shù)問題時，正常做法是在FFT結(jié)束后直接做一次指數(shù)調(diào)整，在IFFT結(jié)束后再做一次指數(shù)調(diào)整。設(shè)經(jīng)過FFT核后的直接輸出結(jié)果為X’(k)、對應(yīng)指數(shù)輸出為(-expl)，x(n)的真實(shí)結(jié)果為X(k)，則有

由式(12)可知，F(xiàn)FT和IFFT的兩次指數(shù)調(diào)整實(shí)際可以在IFFT合為一次，可以減少控制的復(fù)雜程度。兩次調(diào)整指數(shù)的示意圖如圖9所示。一次調(diào)整指數(shù)的示意圖如圖10所示。

6 結(jié)束語
本文基于Altera的FPGA EP2S60F1 020C8，搭建了結(jié)合A／D，D／A等功能的配套處理平臺，完成了對高速離散卷積的硬件實(shí)現(xiàn)，使該系統(tǒng)在100 MHz時工作正常，滿足了設(shè)計要求。同時，分析了影響處理速度的多個方面，提出了對應(yīng)的改進(jìn)方法，為系統(tǒng)的升級提供了依據(jù)。隨著電子技術(shù)的發(fā)展，更高性能的FPGA處理芯片的出現(xiàn)和各種商業(yè)IP核的技術(shù)升級，本文提出的高速卷積的硬件實(shí)現(xiàn)方法在速度和靈活性等方面均逐漸展現(xiàn)出優(yōu)越性。