基于FPGA設(shè)計(jì)DSP的實(shí)踐與改進(jìn)
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當(dāng) DSP Builder模型與仿真都正確后就可以進(jìn)入模型向硬件描述語(yǔ)言的過(guò)程了。加入Signal Compiler模塊，點(diǎn)擊執(zhí)行將模型文件轉(zhuǎn)化為硬件描述語(yǔ)言。轉(zhuǎn)換后 DSP Builder的Signal Compiler模塊會(huì)自動(dòng)生成 Quartus II的工程，其中的代碼已經(jīng)依據(jù)模型自動(dòng)生成并建立了頂層模塊[6]。如圖 5。增加相應(yīng)的輸入與輸出，鎖定引腳后就可以下載了。
本文引用地址：http://m.butianyuan.cn/article/191788.htm下載到 FPGA中，連接示波器，觀察到如圖 6所示圖像。
4 結(jié)語(yǔ)
從實(shí)踐結(jié)果和系統(tǒng)的總體設(shè)計(jì)方案可以看出，改進(jìn)的設(shè)計(jì)流程使得設(shè)計(jì)人員可以借助Simulink進(jìn)行靈活的系統(tǒng)模型設(shè)計(jì)并且可以通過(guò) MATLAB強(qiáng)大的計(jì)算能力進(jìn)行系統(tǒng)級(jí)的仿真。由DSP Builder進(jìn)行硬件描述語(yǔ)言的自動(dòng)生成讓設(shè)計(jì)者可以更加專注于系統(tǒng)的整體設(shè)計(jì)，提高了開發(fā)效率和系統(tǒng)建立質(zhì)量。
評(píng)論