用FPGA實現(xiàn)音頻采樣率的轉(zhuǎn)換

因為Synplify DSP中的折疊功能還支持多速率系統(tǒng)，所以與只有一種采樣頻率的系統(tǒng)相比，您可以進一步減少所需乘法器的數(shù)量。過采樣使用兩個FIR濾波器完成。這兩個濾波器以不同的采樣頻率運行。以較高采樣頻率運行的濾波器可以用您指定的折疊系數(shù)進行折疊。

以較低采樣頻率運行的濾波器用相對較高的系數(shù)折疊。獲得此系數(shù)的方法是用兩個濾波器的采樣頻率之差乘以折疊系數(shù)。例如，如果一個濾波器的采樣頻率是另一濾波器的8倍，則較快的濾波器用系數(shù) 8折疊，而較慢的濾波器用系數(shù)6?折疊。

這樣甚至可能生成以通常不能折疊的很高采樣率運行的空間優(yōu)化電路。例如，如果系統(tǒng)以 200MHz采樣率運行并使用折疊系數(shù)2，那么系統(tǒng)頻率就可以提高到400MHz。

您還可以將折疊系數(shù)定義為1。以最高采樣率運行的電路元件不折疊。但是，以較低采樣頻率運行的多速率系統(tǒng)的所有電路元件都可從折疊和空間優(yōu)化實現(xiàn)中受益。您只需將系統(tǒng)作為整體為其定義折疊系數(shù)即可。然后，折疊會自動傳播到所有采樣頻率。

可以把折疊功能與另一優(yōu)化功能-重定時功能結(jié)合起來使用。如果系統(tǒng)不滿足目標頻率要求，可以增加流水線級數(shù)，直到獲得所需速率。這種做法對于使用高折疊系數(shù)的電路尤為重要，因為這類電路需要以相對較高的系統(tǒng)速度工作。

您還可以為折疊很少或沒有折疊的電路使用重定時，除非已經(jīng)達到FPGA的性能極限?？梢酝ㄟ^增加流水線級數(shù)來減少兩個寄存器之間組合邏輯門的數(shù)量(邏輯級數(shù))，這樣可以提高系統(tǒng)時鐘速度。

在生成RTL代碼時，Synplify DSP工具將進行時序分析，它會考慮所需的采樣頻率、折疊系數(shù)和FPGA的目標架構(gòu)。例如，與在較慢的低成本Spartan-3A DSP FPGA中實現(xiàn)的完全相同的電路相比，可以使用較少的流水線級數(shù)優(yōu)化映射到快速Virtex-5 FPGA的電路。

可以用 FPGA提供的大量寄存器進行這種優(yōu)化。寄存器可以大量使用，不像乘法器或LUT(查找表)那樣很快會用光，這意味著可以使用寄存器輕而易舉的顯著提高系統(tǒng)時鐘速度。

當(dāng)然，增加流水線級數(shù)會增加系統(tǒng)延遲。例如，如果使用重定時系數(shù)8，計算結(jié)果就會遲8個系統(tǒng)時鐘周期(不是采樣頻率周期)出現(xiàn)在FPGA的輸出上。向系統(tǒng)中嵌入電路時必須考慮到這一點(圖6)。

圖6：可以使用重定時功能為電路定義允許的最大延遲。然后由Synplify DSP自動增加流水線級數(shù)，直到獲得所需頻率。

特別重要的是，務(wù)必確保上述優(yōu)化不會影響Simulink中描述的原始MATLAB模型。通過驗證可以對算法進行鑒定，并且對量化效應(yīng)的影響予以表述。Synplify DSP軟件模塊集允許使用截斷(去除無關(guān)位)、四舍五入(在下溢情況下)或飽和(在上溢情況下)進行從浮點到定點的轉(zhuǎn)換。一旦仿真顯示算法工作正常，即可生成RTL代碼。優(yōu)化VHDL或Verilog代碼可能改變延遲，但不會改變電路的操作。

本文小結(jié)

Synplify DSP工具基于MathWorks公司推出的行業(yè)標準MATLAB/Simulink軟件。模塊集提供的標準元件庫可用于實現(xiàn)復(fù)雜算法。除了加法、增益和延遲等基本元件，該庫還包含F(xiàn)IR或IIR濾波器等許多復(fù)雜功能和CORDIC算法。所有功能(包括高度復(fù)雜的FFT或Viterbi解碼器)均可任意參數(shù)化。還可以創(chuàng)建用戶定義庫，或者將現(xiàn)有的VHDL或Verilog代碼集成到Simulink模型中。

用Synplify DSP可以實現(xiàn)單速率和多速率系統(tǒng)。使用折疊、多通道化或重定時功能可以針對尺寸或速度優(yōu)化代碼。生成的RTL代碼都是未加密的通用代碼，可以使用常用工具進行綜合。

為了用FPGA取得最佳結(jié)果，Synplicity推薦使用Synplify Pro綜合工具。目前針對ASIC的開發(fā)環(huán)境也已經(jīng)推出。