采用帶有收發(fā)器的全系列40-nm FPGA 和ASIC 實(shí)現(xiàn)創(chuàng)

PMA 功能可以用在模擬電路中，包括：
■ CDR
■ SERDES
■ 可編程預(yù)加重和均衡
■ I/O 緩沖，支持動(dòng)態(tài)可控設(shè)置( 輸出差分電壓和差分OCT)。
PCS 提供數(shù)字功能以適應(yīng)背板、芯片至芯片和芯片至模塊應(yīng)用的多種關(guān)鍵協(xié)議。這些數(shù)字模塊為增強(qiáng)對(duì)協(xié)議的支持而進(jìn)行了優(yōu)化，減少了實(shí)現(xiàn)物理層協(xié)議所需要的器件資源，同時(shí)降低了功耗。與特定的IP 和參考設(shè)計(jì)相結(jié)合，這些模塊能夠提供完整的協(xié)議解決方案，縮短了設(shè)計(jì)周期，降低了風(fēng)險(xiǎn)。PCS 功能的例子包括8b/10b 編碼器/ 解碼器、相位補(bǔ)償FIFO 緩沖、字對(duì)齊器和速率匹配器，在收發(fā)器模塊中提供對(duì)協(xié)議的支持。
此外，還提供專用狀態(tài)機(jī)，支持PCIe、GbE 和XAUI 協(xié)議。
時(shí)鐘數(shù)據(jù)恢復(fù)
如圖8 所示， Altera 的高速CDR 電路使用混合體系結(jié)構(gòu)，支持兩種工作模式，進(jìn)一步發(fā)展了傳統(tǒng)的數(shù)據(jù)驅(qū)動(dòng)體系結(jié)構(gòu)。可以自動(dòng)或者手動(dòng)設(shè)置這兩種模式――鎖定至數(shù)據(jù)和鎖定至參考。采用參考時(shí)鐘作為輸入，將CDR 單元中的模擬PLL 鎖定到需要的頻率上。然后，電路從參考時(shí)鐘輸入切換到數(shù)據(jù)信號(hào)， CDR 和數(shù)據(jù)信號(hào)實(shí)現(xiàn)相位鎖定，從而恢復(fù)數(shù)據(jù)中的時(shí)鐘。這種體系結(jié)構(gòu)的關(guān)鍵優(yōu)勢在于縮短了鎖定時(shí)間，降低了功耗，能夠承受較大的抖動(dòng)。結(jié)果， Altera 的收發(fā)器在驅(qū)動(dòng)背板時(shí)，具有最低的抖動(dòng)和最好的BER 性能，BER 達(dá)到10EC12 以上，而且協(xié)議兼容性非常好。

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圖8. CDR 體系結(jié)構(gòu)

時(shí)鐘產(chǎn)生和PLL 技術(shù)
時(shí)鐘產(chǎn)生是高速收發(fā)器的一項(xiàng)重要功能。時(shí)鐘抖動(dòng)會(huì)影響發(fā)射器和接收器的性能，從而影響高速鏈路的BER 性能。PLL 的關(guān)鍵組成是振蕩器，它是抖動(dòng)的主要來源。理想情況下，高速壓控振蕩器(VCO) 提供較寬的調(diào)諧范圍，較高的頻率(GHz)，較低的噪聲和功耗，體積很小，集成度較高。
Altera 的高速收發(fā)器支持兩類振蕩器，環(huán)行振蕩器(RO) 和LC諧振振蕩器(LC諧振腔)。RO的集成度較高，功耗也比較低，管芯面積較小，在較寬的調(diào)諧范圍內(nèi)都具有優(yōu)異的抖動(dòng)性能，每一接收通道都有獨(dú)立的RO，工作范圍在600 Mbps 至10.3 Gbps。然而，隨著頻率的提高，相位噪聲和抖動(dòng)性能出現(xiàn)劣化，當(dāng)高頻時(shí)需要優(yōu)異的相位噪聲和抖動(dòng)性能時(shí)， LC 諧振振蕩器則顯示出很大的優(yōu)勢。LC 諧振振蕩器的缺點(diǎn)是其電感和可變電容( 變?nèi)?，這些都是體積較大的元件。
■ 發(fā)送通道RO
● 在較寬的頻率范圍內(nèi)具有優(yōu)異的抖動(dòng)性能
● 600 Mbps 至10.3 Gbps 的數(shù)據(jù)工作范圍
■ 發(fā)送通道LC 諧振振蕩器
● 技術(shù)實(shí)現(xiàn)了較好的抖動(dòng)性能，較窄的工作范圍。
● 4.9C6.375 Gbps LC 諧振振蕩器，適用于PCIe/CEI-6。
● 9.9C11.3 Gbps LC 諧振振蕩器 ，適用于XLAUI/CAUI/CEI-11G。
預(yù)加重和均衡
所有傳輸介質(zhì)普遍存在的一個(gè)問題是由頻率引起的損耗，特別是趨膚效應(yīng)和電介質(zhì)損耗導(dǎo)致的印刷電路板(PCB) 設(shè)計(jì)損耗。這種損耗導(dǎo)致高頻分量的衰減更大，從而降低了遠(yuǎn)端信號(hào)的接收能力，縮短了驅(qū)動(dòng)長度，增大了BER。預(yù)加重和均衡用在Altera 的高速收發(fā)器中，以克服傳輸損耗，驅(qū)動(dòng)帶有兩個(gè)連接器的40
FR-4 背板。
在數(shù)據(jù)信號(hào)發(fā)送至通道之前，高速收發(fā)器的發(fā)射器采用預(yù)加重技術(shù)放大數(shù)據(jù)信號(hào)的高頻分量。由于所生成數(shù)據(jù)信號(hào)的前面和后續(xù)數(shù)據(jù)位在發(fā)射器中是確定的，因此，預(yù)加重方法應(yīng)用在相對(duì)于主脈沖的不同數(shù)據(jù)位上。Altera 的預(yù)加重方案使用預(yù)抽頭，其后是主脈沖和兩個(gè)后抽頭。
在接收器開始進(jìn)行均衡，當(dāng)數(shù)據(jù)進(jìn)入接收器時(shí)，均衡起到了高通濾波器的功能，成功地重建信號(hào)。Altera的高速收發(fā)器支持各種均衡方案(4)：
Altera 公司 采用帶有收發(fā)器的全系列40-nm FPGA 和ASIC 實(shí)現(xiàn)創(chuàng)新設(shè)計(jì)
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■ 連續(xù)時(shí)間線性均衡(CTLE)
■ 自適應(yīng)散射補(bǔ)償引擎(ADCE)(5)
■ 判定反饋均衡(DFE)
由于不同的數(shù)據(jù)速率和背板特性，因此，很難從數(shù)千種設(shè)置中選擇最佳均衡設(shè)置。使用收發(fā)器HSPICE 模型和背板S 參數(shù)特性進(jìn)行仿真可以簡化這一過程。但是，某些應(yīng)用在工作中需要插拔系統(tǒng)卡，當(dāng)條件變化時(shí)，不得不迅速更新均衡設(shè)置。利用即插即用信號(hào)完整性功能， Altera 引入了ADCE，熱插拔收發(fā)器支持在40 FR-4 背板上2.5 Gbps 至6.5 Gbps 的數(shù)據(jù)傳輸。
面向PCI Express 的硬核IP
PCIe 的廣泛應(yīng)用推動(dòng)了集成PCIe 功能的發(fā)展，在實(shí)際中它作為預(yù)驗(yàn)證和符合標(biāo)準(zhǔn)的硬核IP 模塊來實(shí)現(xiàn)。
PCIe 的重要優(yōu)勢是能夠大大節(jié)省資源( 最大40K LE)，降低功耗，其編譯時(shí)間更短，從而縮短了設(shè)計(jì)周期。
如圖9 所示，硬核IP 模塊嵌入在PCIe 協(xié)議棧的所有層中，包括收發(fā)器模塊、物理層、數(shù)據(jù)鏈路層和協(xié)議層。PCIe 硬核IP 模塊符合以下PCI-SIG 規(guī)范：
■ PCIe 基本規(guī)范， Rev 1.1 (2.5 Gbps)
■ PCIe 基本規(guī)范， Rev 2.0 (2.5 和5.0 Gbps)

圖9. PCIe 硬核IP 結(jié)構(gòu)
注釋：
(1) LMI：本地管理接口
(2) DPRIO：動(dòng)態(tài)部分可重新配置輸入/ 輸出
Altera 的收發(fā)器系列器件
新器件的發(fā)展符合摩爾定律――密度每兩年加倍，開發(fā)新器件需要不同的方法，由于開發(fā)成本隨之增加，應(yīng)盡量采用相關(guān)的技術(shù)。在開發(fā)全系列收發(fā)器FPGA 和ASIC 時(shí)， Altera 采用了以下方法：
■ 重新使用已有工藝所采用的技術(shù)
■ 通過技術(shù)進(jìn)步，發(fā)揮每一新工藝節(jié)點(diǎn)的優(yōu)勢來逐步改進(jìn)。
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■ 使用通用體系結(jié)構(gòu)，綜合考慮不同的性能、功耗和成本要求，優(yōu)化構(gòu)建模塊。
■ 進(jìn)行革命性的創(chuàng)新，以滿足重新使用已有技術(shù)所不能解決的需求。
系列產(chǎn)品組成
基于TSMC 的40-nm 工藝， Altera 采用了相同的成熟收發(fā)器體系結(jié)構(gòu)來開發(fā)每一帶有收發(fā)器的FPGA 和ASIC，這種結(jié)構(gòu)非常適合寬帶串行接口應(yīng)用。在每個(gè)器件中，集成收發(fā)器模塊針對(duì)目標(biāo)應(yīng)用進(jìn)行了優(yōu)化。
Arria II GX FPGA
Arria® II GX FPGA 滿足了對(duì)成本和功耗敏感的應(yīng)用，在低密度和中密度范圍內(nèi)提供豐富的特性。最大收發(fā)器數(shù)據(jù)速率是3.75 Gbps，滿足了GPON、IP DSLAM、遠(yuǎn)程射頻前端、廣播和橋接等中等性能應(yīng)用領(lǐng)域?qū)Ω咚賲f(xié)議和寬帶的需求。收發(fā)器和I/O 經(jīng)過優(yōu)化，綜合考慮特性和性能，具有較高的性價(jià)比。雖然Arria IIGX FPGA 的固定功耗模式不具有可編程功耗技術(shù)的靈活性，但是，它大大降低了靜態(tài)功耗。Arria II GXFPGA 采用可編程預(yù)加重和均衡技術(shù)，適合背板應(yīng)用，并且具有優(yōu)異的信號(hào)完整性。由于只有速率較高的背板應(yīng)用才需要ADCE 和DFE 等功能，為降低成本和功耗，該器件不支持這類功能。
Stratix IV GX FPGA
Stratix IV GX FPGA 提供最大的密度，最好的性能以及最低的功耗，收發(fā)器速率高達(dá)8.5 Gbps， 48 個(gè)收發(fā)器提高了帶寬，其豐富的功能可支持背板應(yīng)用和高速協(xié)議。關(guān)鍵應(yīng)用包括對(duì)性能要求較高的無線基站、40G/100G 應(yīng)用、高端路由器和橋接應(yīng)用。其優(yōu)異的信號(hào)完整性保證了與PCIe Gen2 和CEI-6 等嚴(yán)格協(xié)議的兼容性。可編程功耗技術(shù)提高了設(shè)計(jì)中關(guān)鍵時(shí)序通路的性能，同時(shí)優(yōu)化了性能較低部分的功耗。