基于FPGA的PCI總線接口硬件調(diào)試策略
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(3)設(shè)置被測信號?？梢允褂肗ode Finder中的SignalI TapⅡ濾波器查找所有預綜合和布局布線后的Signal TapⅡ節(jié)點，添加要觀察的信號。邏輯分析器不可測試的信號包括：邏輯單元的進位信號、PLL的時鐘輸出、JTAG引腳信號、LVDS(低壓差分)信號等。
(4)配置采樣深度，確定RAM的大小。Signal TapⅡ所能顯示的被測信號波形的時間長度為TX，其計算公式如下：
TX=NTS
式中，N為緩存中存儲的采樣點數(shù)，TS為采樣時鐘的周期；
(5)設(shè)置buffer acquisition mode。buffer ac-quisition mode包括循環(huán)采樣存儲和連續(xù)存儲兩種模式。循環(huán)采樣存儲也就是分段存儲，即將整個緩存分成多個片段(segment)，每當觸發(fā)條件滿足時就捕獲一段數(shù)據(jù)。該功能可以去掉無關(guān)的數(shù)據(jù)，使采樣緩存的使用更加靈活；
(6)觸發(fā)級別。Signal TapⅡ支持多觸發(fā)級的觸發(fā)方式，最多可支持1O級觸發(fā)，設(shè)計人員可以只查看最重要的數(shù)據(jù)。
(7)觸發(fā)條件。Signal TapⅡ邏輯分析器可支持多個觸發(fā)位置以及外部觸發(fā)事件，可以使用Signal TapⅡ邏輯分析器窗口中的Signal Configu-ration面板來設(shè)置觸發(fā)器選項，也可以設(shè)定復雜的觸發(fā)條件來捕獲相應的數(shù)據(jù)，以協(xié)助調(diào)試設(shè)計。當觸發(fā)條件滿足時，可在Signal Tap時鐘的上升沿采樣被測信號。本文引用地址：http://m.butianyuan.cn/article/191871.htm
3 使用Signal Tap調(diào)試PCI主設(shè)備控制器
Signal TapⅡ邏輯分析器的使用大大加快了PCI主設(shè)備控制器的調(diào)試進程，例如在調(diào)試DMA傳輸后的中斷產(chǎn)生時，由于軟件檢測不到中斷而導致DMA傳輸結(jié)束后，可能會使計算機死機而不能正常結(jié)束(完整的流程是：DMA傳輸結(jié)束，產(chǎn)生中斷，并在軟件檢測到中斷后進人中斷服務程序來處理中斷，然后清除)。
對中斷產(chǎn)生的條件進行檢查時，32位的DMA計數(shù)器必須為0，而且DMA傳輸結(jié)束標志信號必須有效，針對這一條件，使用普通的示波器和邏輯分析器根本無法跟蹤到，但是使用SignalTapⅡ邏輯分析器的高級設(shè)置，就可將這兩個條件作為觸發(fā)條件，從而檢測到中斷是否產(chǎn)生，其高級設(shè)置如圖3所示。
4 結(jié)束語
與傳統(tǒng)邏輯分析器相比，使用Signal TapⅡ邏輯分析器有以下優(yōu)勢：
(1)不占用額外的I／O資源。若使用傳統(tǒng)的邏輯分析儀觀察信號波形，則必須將待觀察信號引到空閑管腳，這樣，在器件管腳緊張的時候，Signal TapⅡ邏輯分析器的優(yōu)點就可以得到充分地體現(xiàn)。
(2)不占用PCB空間。若使用傳統(tǒng)邏輯分析儀，則需要從FPGA器件上引出測試管腳到PCB上，這樣會增加PCB走線難度；
(3)不破壞信號的完整性；
(4)傳統(tǒng)邏輯分析儀價格昂貴，而將Signal TapⅡ邏輯分析器集成在QuartusⅡ軟件中，無需另外付費；
因此，可以預見，Signal TapⅡ邏輯分析器將受到越來越多的設(shè)計工程師的青睞。
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