DCT域數(shù)字水印算法的FPGA實(shí)現(xiàn)
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4 實(shí)驗(yàn)結(jié)果
在整個電路設(shè)計(jì)過程中，首先進(jìn)行計(jì)算機(jī)Matlab仿真，驗(yàn)證算法的正確性，然后以Xilinx公司的ISE9．1i可編程邏輯器件開發(fā)系統(tǒng)作為開發(fā)工具，采用可綜合的VHDL語言描述DCT變換設(shè)計(jì)。使用Xilinx Spartan3 XC3S200完成整個電路設(shè)計(jì)，Spartan3系列器件嵌有18 bit×18 bit補(bǔ)碼乘法器和大量RAM塊，非常適合DCT變換。在Xilinx公司集成設(shè)計(jì)環(huán)境ISE9．1i下，選用XC3S200-4FT256器件實(shí)現(xiàn)綜合和仿真，綜合后最高時鐘頻率達(dá)98．592 MHz。并對布局布線后的設(shè)計(jì)用Mentor Graphics公司的Modelsim SE6．1f進(jìn)行仿真。表1給出2D-DCT變換時FPGA器件的使用情況。本文引用地址：http://m.butianyuan.cn/article/191921.htm
器件的功能引腳示意圖，如圖4所示。其中，xin(7：0)為待轉(zhuǎn)換的8位數(shù)據(jù)輸入端，CLK為時鐘信號輸入端，RST為復(fù)位端，dct_2d(11： 0)為12位的DCT轉(zhuǎn)換結(jié)果，rdy_out是轉(zhuǎn)換結(jié)果就緒指示。DCT變換的邏輯功能如圖5所示的時序仿真波形。
5 結(jié)論
設(shè)計(jì)和實(shí)現(xiàn)一種基于DCT域的數(shù)字水印算法。DCT變換算法的實(shí)現(xiàn)是該設(shè)計(jì)中數(shù)字水印方案的關(guān)鍵算法之一。重點(diǎn)采用FPGA對水印算法DCT變換進(jìn)行設(shè)計(jì)和仿真實(shí)驗(yàn)。實(shí)驗(yàn)結(jié)果表明該方案利用FPGA實(shí)現(xiàn)水印算法比用軟件實(shí)現(xiàn)法速度更快，性能更穩(wěn)定。
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