一種基于FPGA的誤碼性能測試方案

通過上述討論知道，周期為2r-1的m序列發(fā)生器由r級移位寄存器組成。同時，由r個比特所能組成的所有序列（除全零序列外）都會在m序列的一個周期內(nèi)遍歷，且相應(yīng)的前后位置固定。因此，如果兩個具有相同邏輯結(jié)構(gòu)的m序列發(fā)生器在某一時刻所有寄存器狀態(tài)完全相同，則由這兩個m序列發(fā)生器所產(chǎn)生的數(shù)字?jǐn)?shù)據(jù)流保持同步。隨動同步就是根據(jù)m序列的這個性質(zhì)實現(xiàn)的。

3 誤碼儀邏輯結(jié)構(gòu)

發(fā)端模塊

本誤碼儀的發(fā)端模塊實質(zhì)上是一個多功能的序列發(fā)生器。用戶可以通過相應(yīng)的控制信號，指定其m序列發(fā)生器的線性反饋邏輯。由它產(chǎn)生的數(shù)字?jǐn)?shù)據(jù)流將作為仿真數(shù)據(jù)送出到需要進(jìn)行誤碼性能測試的數(shù)字通信系統(tǒng)中。

收端模塊

收端模塊在邏輯上可以分成兩個功能子模塊：一是m序列發(fā)生子模塊，二是誤碼統(tǒng)計子模塊。前者的邏輯功能與發(fā)端模塊相類似，其作用是產(chǎn)生一個與發(fā)端形式相同并且比特對齊的本地m序列；后者的作用是將收到的數(shù)據(jù)與本地m序列相比較，同時統(tǒng)計誤碼指標(biāo)，從而完成對數(shù)字通信系統(tǒng)的誤碼性能測試。

在測試過程中，接收到的數(shù)字序列被不斷地逐次移入接收數(shù)據(jù)緩沖器中。在接收序列中，任意截取包含r個連續(xù)比特的片斷（其中r為發(fā)端m序列發(fā)生器的階數(shù)），將其置入本地m序列發(fā)生器的移位寄存器中，作為其初始狀態(tài)，并假定此時收發(fā)雙方已同步在這個狀態(tài)。此后，本地m序列發(fā)生器與接收數(shù)據(jù)緩沖器同步移位輸出。這樣，只要對兩個序列逐位比較，就可以進(jìn)行誤碼統(tǒng)計了。需要特別注意：如果截取的數(shù)據(jù)片斷中包含誤碼，則據(jù)此得出的收發(fā)雙方已同步的結(jié)論是錯誤的。這樣的數(shù)據(jù)片斷將導(dǎo)致整個誤碼統(tǒng)計過程失去意義，不妨稱這種情況為同步。為了消除假同步的影響，需要一種保護(hù)機(jī)制，用以確保收發(fā)雙方的正常同步。

根據(jù)上述思想，筆者設(shè)計的收端模塊的狀態(tài)機(jī)由4個狀態(tài)組成，分別為搜索態(tài)（SEARCH）、預(yù)同步態(tài)（PRESYN）、同步態(tài)（SYN）和等待態(tài)（WAIT）。各個狀態(tài)所完成的功能如下：

搜索態(tài)（SEARCH）：在該狀態(tài)下，當(dāng)接收數(shù)據(jù)緩沖器中出現(xiàn)非全零狀態(tài)時，其中的序列被置入收端m序列發(fā)生器的移位寄存器中，同時進(jìn)入預(yù)同步狀態(tài)。

預(yù)同步態(tài)（PRESYN）：在該狀態(tài)下，本地m序列發(fā)生器輸出本地比特流，并使其與收到的數(shù)據(jù)流進(jìn)行逐位比較，同時進(jìn)行初步的誤碼統(tǒng)計。如果統(tǒng)計結(jié)果指示誤碼高于某一事先選定的閾值，則說明電路進(jìn)入了假同步，于是需要返回搜索態(tài)重新同步。反之，則可以較大的概率認(rèn)為收發(fā)雙方已經(jīng)同步。反之，則可以較大的概率認(rèn)為收發(fā)雙方已經(jīng)同步，電路進(jìn)入同步態(tài)。

同步態(tài)（SYN）：在該狀態(tài)下，電路將進(jìn)行正式的誤碼統(tǒng)計，并且在指定的測試周期結(jié)束時進(jìn)入等待狀態(tài)，同時輸出誤碼測試結(jié)果。

等待態(tài)（WAIT）：誤碼測試尚未啟動以及測試結(jié)束時所處的狀態(tài)。在該狀態(tài)下誤碼儀等待再一次誤碼測試的啟動信號。