基于FPGA的高階QAM調(diào)制器的實(shí)現(xiàn)

　　用相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器(ROM)的相位取樣地址，這樣就可以把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。ROM設(shè)計(jì)的關(guān)鍵問題是進(jìn)行初始化，就是將正弦波的二進(jìn)制幅度碼按一定的格式輸入到存儲(chǔ)器初始化(.mif)文件，此文件可以C語言或者M(jìn)atlab語言程序生成。

　　DDS系統(tǒng)輸出信號(hào)的頻率為f0=fclk×M／2N，頻率分辨率為△f=fclk／2N，當(dāng)M=2N-1時(shí)，DDS最高的基波合成頻率為f0max=fclk／2。對(duì)于本系統(tǒng)，時(shí)鐘頻率fclk=155.520 MHz，N取12。仿真結(jié)果如圖4所示。

　　由于兩個(gè)正交本振的形成是通過Madab運(yùn)算得到的查找表，所以由DDS得到的載頻不存在幅度差異，理論上其正交性也完全可以得到保證，但由于存儲(chǔ)精度的影響，存在量化誤差。

　　4 系統(tǒng)設(shè)計(jì)與仿真

　　根據(jù)以上各模塊單元的設(shè)計(jì)，構(gòu)成64QAM調(diào)制器的頂層文件如圖5所示。運(yùn)用QuartusⅡ及Matlab軟件實(shí)現(xiàn)64QAM調(diào)制器仿真，仿真結(jié)果如圖6所示。

　　5 結(jié) 語

　　本文介紹了用FPGA實(shí)現(xiàn)全數(shù)字高階QAM調(diào)制器的思想和方法，采用原理圖和Verilog語言，用可編程芯片StratixⅡ系列中的EP2S30F484C3實(shí)現(xiàn)了整個(gè)設(shè)計(jì)，結(jié)果表明符合設(shè)計(jì)要求。為進(jìn)一步的研究和設(shè)計(jì)全數(shù)字高階QAM系統(tǒng)打下了良好的基礎(chǔ)。