級(jí)聯(lián)信號(hào)處理器的FPGA實(shí)現(xiàn)

為了方便仿真和結(jié)果觀察，選用固定值輸入，圖4(a)和圖4(b)分別是系統(tǒng)級(jí)聯(lián)型工作模式及系數(shù)切換仿真和系統(tǒng)單片工作模式仿真結(jié)果。

從圖4(a)和圖4(b)可以看出，系數(shù)寄存器和內(nèi)部控制寄存器可以正確讀寫，當(dāng)輸入系數(shù)切換指令后，系數(shù)正常交換，整個(gè)系統(tǒng)工作正常。

4 性能分析
系統(tǒng)的輸入數(shù)據(jù)和系數(shù)都是16位的二進(jìn)制補(bǔ)碼，所以中間結(jié)果的[0～30]字段對(duì)應(yīng)著-1～+1。而系統(tǒng)的中間結(jié)果是以滿精度運(yùn)算的，所以系統(tǒng)輸出的誤差產(chǎn)生于數(shù)據(jù)選擇單元，四組字段會(huì)產(chǎn)生不同的誤差。
對(duì)[7～30]字段，按四舍五入原則產(chǎn)生的最大舍入誤差為：

系統(tǒng)的仿真結(jié)果和性能分析都表明，系統(tǒng)可正常工作，且最高工作時(shí)鐘可達(dá)到50 MHz。

5 結(jié)語
討論了級(jí)聯(lián)型信號(hào)處理器的FPGA高效實(shí)現(xiàn)，通過系統(tǒng)論證、仿真和硬件調(diào)試證明，設(shè)計(jì)方法正確有效，系統(tǒng)功能實(shí)現(xiàn)正常且穩(wěn)定，為FIR濾波、快速傅里葉變換、自適應(yīng)濾波等應(yīng)用提供了一條可行之路，其性能可以隨著可編程邏輯器件的發(fā)展而不斷提高。