基于FPGA的高級數(shù)據(jù)加密AES中的字節(jié)替換設(shè)計
關(guān)鍵詞:AES;FPGA;字節(jié)替換;流水線技術(shù)
1 引言
隨著網(wǎng)絡(luò)技術(shù)和無線通信技術(shù)的飛速發(fā)展,人們對數(shù)據(jù)傳輸過程中的安全問題提出了迫切的要求,對于數(shù)據(jù)加密算述和技術(shù)研究也有越來越多的技術(shù)人員參與。目前,加密算法按照加密特點(diǎn)分為對稱密文和不對密文二大類。AES [1](Advanced Encryption Standard)是NIST(National Institute of Suandard and T echnologies)繼2000年10月選擇Rijndael算法[2]之后,于2001年11月26日發(fā)布的新的對稱數(shù)據(jù)加密算法。
本文首先介紹AES中的SubBytes(字節(jié)替換)概貌,并解析出它使用的算法原理,然后論述基于FPGA技術(shù)對AES中的字節(jié)替換仿真的設(shè)計與實現(xiàn)。筆者在運(yùn)用FPGA技術(shù)的過程中完全采用NIST公司的AES算法標(biāo)準(zhǔn)。為了獲得在面積和速度上的最佳優(yōu)化,將流水線設(shè)計技術(shù)應(yīng)用到本設(shè)計中。另外,本文所得到的仿真結(jié)果是在MAXPLUS-II 10.0上運(yùn)用Verilog HDL硬件描述語言來實現(xiàn)的。
2 AES中的Subbytes算法描述
AES算法的核心有4種操作[3]:SubTytes(字節(jié)替換)、ShiftRows(行位移變換)、MixColumns(列混合變換)和AddRoundKey。這里,主要對SunBytes(字節(jié)替換)算法進(jìn)行描述。
2.1 SunBytes字節(jié)替換
字節(jié)替換重要的是將一個8位數(shù)據(jù)轉(zhuǎn)換為另一個不同的8位數(shù)據(jù),這里要求一一對應(yīng),并且替換結(jié)果不能超出8位。例如將00H轉(zhuǎn)換成63H。這個重要的特性正好符合Galois Field(GF)-伽羅瓦域特性。由于轉(zhuǎn)換的數(shù)據(jù)是8位的,所以符合GF(28)域特性,即GF(28)域中進(jìn)行的加法或乘法操作的結(jié)果必須在{0x00 ...0xff}這組數(shù)中。雖然GF()域論是相當(dāng)深奧的,但GF()域加法的最終結(jié)果卻很簡單,GF()加法就是異或(XOR)操作。關(guān)于GF()加法和乘法,將在2.3字節(jié)中進(jìn)行描述。
根據(jù)NIST描述的ASE算法標(biāo)準(zhǔn),SunBytes字節(jié)替換連續(xù)進(jìn)行以下變換便可達(dá)到替換要求。
(1)在GF(28)域中進(jìn)行乘法變換,即實現(xiàn)多項式m(x)=x8+x4+x3+x+1變換,稱之為“multiplicative inverse”。
(2)在GF(28)域中進(jìn)行交換來實現(xiàn)如下矩陣,稱之為“affine transformation”。例如“CA”被變換成“ED”。
2.2 在GF(28)域中進(jìn)行的變換算法
上節(jié)所示的二種變換中第二種變換容易實現(xiàn),而對于第一種變換,假設(shè)輸入為Y,則輸出應(yīng)為Y-1。在GF(28)域中滿足Y255=1[3],所以Y-1=Y-1Y255=Y254。根據(jù)這個公式我們就能將求逆變換Y-1轉(zhuǎn)變成在GF(28)域的乘法Y254運(yùn)算。
圖2
2.3 GF(28)域中的加法和乘法
GF(28)域的一個主要特點(diǎn)是加法或乘法操作的結(jié)果必須在{0x00 ...0xff}這組數(shù)中。雖然GF()域論是相當(dāng)深奧的,但GF(28)域加法的最終結(jié)果卻很簡單。GIF[28]加法即就是異或(XOR)操作。而乘法運(yùn)算有點(diǎn)繁鎖。如果進(jìn)行乘法運(yùn)算的二個8位數(shù)為A=(a7,a6,a5,a4,a3,a2,a1,a0),B=(b7,b6,b5,b4,b3,b2,b1,b0)。
假設(shè)二個多項式為:
A(χ)=a7χ7+a6χ6+a5χ5+a4χ4+a3χ3+a2χ2+a1χ1+a0
B(χ)=b7χ7+b6χ6+b5χ5+b4χ4+b3χ3+b2χ2+b1χ1+b0
C(χ)=A(χ)B(χ)=C14χ14+C13χ13+C12χ12+C11χ11+...
+C114=χ1+C0
C14=a7b7
C13=(a7b6)+(a6b7)
C1=(a1b0)+(a0b1)
C0=a0b0
其中:符號“”指的是“與”操作,“+”指的是“異或”操作。
根據(jù)GF(28)域特性有
χ8=χ4+χ3+χ+1
χ9...χ14可以根據(jù)類型普通乘法運(yùn)算依次將上式兩邊同乘以χ得到。這樣,可以得到χ14=χ7+χ4+χ3+χ,所以,可以將C(χ)化簡成8位多項式:C(χ)=D(χ)=d7χ7+d6χ6+...+d1χ1+d0,具體操作可參考相關(guān)文獻(xiàn)。
圖3
3 FPGA的設(shè)計實現(xiàn)
3.1 總體框圖
若要在FPGA上實現(xiàn)如上所示的AES字節(jié)替換運(yùn)算,就要運(yùn)用2.1節(jié)所述的二種變換,如圖1所示的SunBytes替換整體結(jié)構(gòu)框圖,當(dāng)INV信號為“0”時,輸入數(shù)據(jù)為加密過程,先在GF(28)中進(jìn)行乘法運(yùn)算,然后送到GF(2)中進(jìn)行轉(zhuǎn)換運(yùn)算;當(dāng)INV信號為“1”時,輸入數(shù)據(jù)為解密過程,先在GF(2)中進(jìn)行解密運(yùn)算,然后計算GF(28)中乘法的逆運(yùn)算。相應(yīng)的FPGA實現(xiàn)的具體框圖如圖2所示。下面,對在FPGA中實現(xiàn)的具體框圖進(jìn)行介紹。
該模塊每個時鐘產(chǎn)生一個0~255的8位二進(jìn)制數(shù)據(jù),用作待加密的明文或待解密的密文。具體程序源代碼見SENDER.V。
3.3 AFFINE和INVAFFINE模塊
該模塊實現(xiàn)了2.1節(jié)的第二種變換,對輸入數(shù)據(jù)在GF(28)域中進(jìn)行矩陣仿射變換。因為要進(jìn)行的運(yùn)算比較復(fù)雜,在設(shè)計中均做了去除毛剌處理,具體框圖如圖3所示,圖中“combinatorial circuit”模塊實現(xiàn)GF(28)域的組合邏輯運(yùn)算,輸出有出單元,在CLK的上升沿時刻將處理后的輸出寄存到輸出級,這樣可以達(dá)到很好的去除毛剌的效果。在整個設(shè)計過程中,均采用這種處理,即在每個模塊的輸出端均加一個寄存器輸出單元。
3.4 AES01模塊
該模塊實現(xiàn)了2.1節(jié)的第一種變換即乘法變換。根據(jù)算法要求,該模塊在GF(28)域中輸入一個8位數(shù)據(jù)Y,要得到Y(jié)-1,因為Y-1=Y-1Y255=Y254,圖4可以達(dá)到計算Y254的目的。在圖4中,2模塊對輸入數(shù)據(jù)進(jìn)行平方運(yùn)算,X模塊對二個輸入數(shù)據(jù)進(jìn)行乘法運(yùn)算。平方運(yùn)算和乘運(yùn)河運(yùn)算都符合2.3節(jié)所述的乘法運(yùn)算法則。該模塊的運(yùn)算比較復(fù)雜,在FPGA中實現(xiàn)該運(yùn)算出現(xiàn)很長的路延遲。經(jīng)過仿真,若將該模塊在一個時鐘內(nèi)完成,則最高時鐘工作頻率只能達(dá)到11.13MHz。為了提高系統(tǒng)的工作速度,筆者將流水線技術(shù)應(yīng)用到設(shè)計中,如圖5所示。
3.5 仿真結(jié)果
該設(shè)計可以滿足AES字節(jié)替換的要求,并且應(yīng)用流水線技術(shù)使最高時鐘工作頻率達(dá)到30.21MHz,且毛剌現(xiàn)象不嚴(yán)重。
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