數(shù)據(jù)采集系統(tǒng)設(shè)計
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2．1 信號預(yù)處理電路
由于待采集電壓信號輸入動態(tài)范圍較寬，且極性各異，采用輸入電壓范圍可調(diào)的信號預(yù)處理電路。信號預(yù)處理電路如圖2所示，信號放大倍數(shù)為R1×R2／(100×100)。本文引用地址：http://m.butianyuan.cn/article/194000.htm
2．2 信號采集模塊
CPLD是在PAL、GAL等邏輯器件的基礎(chǔ)上發(fā)展起來的，同以往的GAL、PAL等相比，CPLD的規(guī)模比較大，適合于時序、組合等邏輯電路的應(yīng)用場合。采用Altera公司的EPM7128SQI100作為數(shù)據(jù)采集的控制芯片，負(fù)責(zé)信號采樣、A／D轉(zhuǎn)換、數(shù)據(jù)輸入控制等。EPM7128SQI100具有128個宏單元，84個用戶I／O管腳，工作電壓為5．0 V，具有2 500個可用門和ISP，管腳間延遲為6．0 ns，計數(shù)器速度可高達(dá)125 MHz，可以很好地滿足系統(tǒng)的需要。信號采集電路如圖3所示。
ADG508是一款8通道CMOS模擬多路選擇器，具有高速轉(zhuǎn)換速度和低內(nèi)阻特性，通道切換具有防短路功能。在CPLD控制下，它可對采集信號進(jìn)行有序通道切換。A／D轉(zhuǎn)換芯片選用AD977，AD977是ADI(Analog Devices)公司推出的一款高速16位A／D轉(zhuǎn)換器，輸入電壓范圍為-10～+10 V，單極5 V電壓供電，采樣頻率可達(dá)100kHz。數(shù)據(jù)采樣系統(tǒng)最大采樣速率可達(dá)50kHz，信號分辨率可達(dá)0．3mV。通過采用多路轉(zhuǎn)換開關(guān)ADG508與16位A／D配合使用，降低了成本。
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