瞬變光輻射采集系統(tǒng)設(shè)計(jì)
作者：
時(shí)間：2011-12-21
來(lái)源：網(wǎng)絡(luò)
收藏
加入技術(shù)交流群
掃碼加入
和技術(shù)大咖面對(duì)面交流
海量資料庫(kù)查詢(xún)
2．2 采樣存儲(chǔ)電路
由于目標(biāo)信號(hào)動(dòng)態(tài)范圍很大(約為80 dB)，因此需要選擇寬動(dòng)態(tài)范圍的ADC來(lái)實(shí)現(xiàn)對(duì)信號(hào)的采集。采用14 b ADC采樣幅度變化達(dá)4個(gè)數(shù)量級(jí)的動(dòng)態(tài)范圍的信號(hào)，能滿(mǎn)足系統(tǒng)所要求的高探測(cè)靈敏度要求。但是由于A／D轉(zhuǎn)換器件都存在精度誤差，用高精度的A／D轉(zhuǎn)換元器件當(dāng)作低精度的A／D轉(zhuǎn)換元器件使用可以減小精度誤差。本設(shè)計(jì)采用ADI公司的16 bAD976A。AD976A低功耗16 b逐次逼近式A／D轉(zhuǎn)換器，轉(zhuǎn)換速度為200 KSPS，可選用內(nèi)部或是外部的2．5 V參考電源。AD976允許16 b一次并行輸出，又可以以?xún)蓚€(gè)8 b的形式輸出。設(shè)計(jì)中為節(jié)省管腳采用雙8 b輸出。
為了保證在不同時(shí)鐘域間準(zhǔn)確地傳輸數(shù)據(jù)，數(shù)據(jù)緩存采用異步FIFO。異步FIFO具有高速、可靠性好等特點(diǎn)，能夠避免不同時(shí)鐘間由于相位差異造成數(shù)據(jù)的誤采樣。設(shè)計(jì)中采用的IDT7204是IDT72XX系列中的4 096×9 b的CMOS雙口存儲(chǔ)緩存芯片。內(nèi)部讀、寫(xiě)指針在先進(jìn)先出的基礎(chǔ)上進(jìn)行讀寫(xiě)，其寫(xiě)時(shí)鐘W和讀時(shí)鐘R由外部提供；滿(mǎn)標(biāo)志()和空標(biāo)志()控制數(shù)據(jù)的溢出和空讀，仿真存儲(chǔ)器滿(mǎn)時(shí)寫(xiě)入數(shù)據(jù)，能方便地進(jìn)行任意字深和字長(zhǎng)的擴(kuò)展。
3 FPGA控制邏輯設(shè)計(jì)
數(shù)據(jù)采集系統(tǒng)以FPGA為核心完成自適應(yīng)閾值設(shè)定，工作模式切換、變頻采樣存儲(chǔ)以及按照接口協(xié)議下傳數(shù)據(jù)。數(shù)據(jù)采樣和存儲(chǔ)控制流程如圖3所示。本文引用地址：http://m.butianyuan.cn/article/194600.htm
3．1 自適應(yīng)閾值設(shè)定
自適應(yīng)閾值的設(shè)定是根據(jù)當(dāng)前背景噪聲的大小進(jìn)行現(xiàn)有閾值進(jìn)行更新。系統(tǒng)默認(rèn)的工作狀態(tài)是背景檢測(cè)模式，當(dāng)采集到系統(tǒng)所要求的數(shù)據(jù)個(gè)數(shù)后，將這些數(shù)據(jù)求其有效值后乘以一個(gè)加權(quán)系數(shù)(一般情況下是5～10)作為當(dāng)前的閾值。系統(tǒng)每隔一段時(shí)間給FPGA重新賦閾值。當(dāng)所采集的數(shù)據(jù)的幅值連續(xù)超過(guò)當(dāng)前閾值設(shè)定的次數(shù)時(shí)，此時(shí)系統(tǒng)判定當(dāng)前的背景信號(hào)發(fā)生，F(xiàn)PGA控制切換相關(guān)的電路，啟動(dòng)相關(guān)的電路工作。這樣做的目的是防止高能粒子撞擊光學(xué)鏡頭或是光罩，瞬間產(chǎn)生超過(guò)當(dāng)前閾值的能量造成誤觸發(fā)。
評(píng)論