基于PXIE總線的高速CCD數(shù)字圖像采集系統(tǒng)設(shè)計(jì)
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2．2．2 PXIE的IP core設(shè)計(jì)
該系統(tǒng)中，采用Virtex-5LX50T型FPGA作為PXIE的傳輸控制器，由于FPGA內(nèi)部集成了PCIe端點(diǎn)模塊，所以減少了很多外圍硬件電路的設(shè)計(jì)難度。PCIe端點(diǎn)模塊的IP核框圖如圖8所示。
由圖8可以看出，PXIE IP核采用分層結(jié)構(gòu)，即分別為物理層鏈路模塊、物理層、數(shù)據(jù)鏈路層、傳輸層和用戶應(yīng)用層。傳輸層負(fù)責(zé)處理用戶應(yīng)用層(User Applieation)提供的傳輸層包(TLP)并安排其傳輸。數(shù)據(jù)鏈路層負(fù)責(zé)鏈路管理和數(shù)據(jù)完整性，包括錯(cuò)誤的檢測(cè)和糾正。物理層負(fù)責(zé)完成包的成幀和解幀、字節(jié)的組合和拆分、鏈路的初始化和訓(xùn)練、擾碼生成和解擾。發(fā)送時(shí)，物理層鏈路模塊負(fù)責(zé)將物理層生成的擾碼應(yīng)用到傳輸數(shù)據(jù)中，同時(shí)復(fù)用到物理層模塊接收到的有序集中，最后把包傳輸給傳輸接口；接收時(shí)，負(fù)責(zé)從傳輸接口上接收TLP字節(jié)，從數(shù)據(jù)中解碼有序集，并且將DLLP和TLP解擾。
2．2．3 PXIE傳輸速度問(wèn)題及解決情況
由于PXIE傳輸協(xié)議是基于PCIe傳輸協(xié)議的擴(kuò)展，所以可以利用目前比較成熟的PCIe傳輸協(xié)議實(shí)現(xiàn)技術(shù)在硬件程序設(shè)計(jì)層次上實(shí)現(xiàn)PXIE傳輸協(xié)議，至于PXIE協(xié)議的一些擴(kuò)展接口，都可以在FPGA外圍用基本硬件電路簡(jiǎn)易的實(shí)現(xiàn)。FPGA生產(chǎn)廠商Xilinx公司提供了一套成熟，穩(wěn)定并且免費(fèi)的PCIe傳輸方案，以IP(Intellectual Property)的形式提供給用戶。
PCIe IP核雖然為PXIE傳輸協(xié)議提供了解決方案，但是仍然存在問(wèn)題。首先，在實(shí)際測(cè)試過(guò)程當(dāng)中，由于PCIe IP一直占用了CPU，使得PC在進(jìn)行數(shù)據(jù)傳輸時(shí)，主機(jī)本身無(wú)法進(jìn)行其他操作，還有一定幾率造成系統(tǒng)崩潰。其次，由于PCIe協(xié)議進(jìn)行傳輸?shù)陌d荷過(guò)小，在進(jìn)行大數(shù)據(jù)量傳輸?shù)臅r(shí)候，會(huì)進(jìn)行多次傳輸，從而浪費(fèi)大量時(shí)間在結(jié)束和發(fā)起傳輸上，導(dǎo)致平均數(shù)據(jù)傳輸率下降。最后，由于IP核的重要特性是通用化，所以IP核的接口包括了所有PCIe信號(hào)，使得用戶操作非常繁瑣，不利于設(shè)計(jì)的移交和修改。直接內(nèi)存訪問(wèn)(Direct Memory Access，DMA)控制器能夠從根本上解決前兩個(gè)問(wèn)題，經(jīng)過(guò)優(yōu)化設(shè)計(jì)也能改善第三個(gè)問(wèn)題。
PXIE總線DMA的FPGA功能設(shè)計(jì)框圖如圖9所示。本文引用地址：http://m.butianyuan.cn/article/194783.htm
當(dāng)PC機(jī)需要通過(guò)PXIE總線發(fā)送數(shù)據(jù)時(shí)，首先PC機(jī)為DMA傳輸在內(nèi)存中劃定兩塊內(nèi)存空間，作為數(shù)據(jù)的第一級(jí)緩存，并將這兩塊內(nèi)存空間的基地址和大小輪流通過(guò)PXIE總線傳給DMA控制器。這些配置命令通過(guò)特定的字符串被識(shí)別，并寫(xiě)入相應(yīng)的配置命令寄存器。劃定兩塊內(nèi)存空間是為了在當(dāng)DMA控制器從一塊內(nèi)存中讀取數(shù)據(jù)時(shí)，PC機(jī)可以向另一塊內(nèi)存寫(xiě)入數(shù)據(jù)，以乒乓操作的形式提高傳輸效率。
接下來(lái)，PC機(jī)發(fā)起對(duì)數(shù)據(jù)的傳輸。PC機(jī)上的PCIe控制器從內(nèi)存中取得數(shù)據(jù)后，將原始數(shù)據(jù)封裝，并串轉(zhuǎn)換往下繼續(xù)傳輸，數(shù)據(jù)包通過(guò)吉比特串行收發(fā)器傳至FPGA，在進(jìn)入PCIe IP核后被拆解，剝離的糾錯(cuò)信息作為包進(jìn)一步處理的依據(jù)，最后在應(yīng)用層以并行數(shù)據(jù)的形式推入DMA控制器。
DMA控制器將數(shù)據(jù)流存人數(shù)據(jù)輸出FIFO，根據(jù)FIFO剩余空間的大小判定是否從PC機(jī)中繼續(xù)讀取數(shù)據(jù)，這樣就保證了數(shù)據(jù)不會(huì)因?yàn)閬?lái)不及從FIFO中取走而丟失。當(dāng)DMA控制器接收到一塊內(nèi)存大小的數(shù)據(jù)之后，就會(huì)以邊帶信號(hào)的形式發(fā)送中斷信號(hào)給上位機(jī)，上位機(jī)接收到中斷之后就可以開(kāi)始下1次DMA傳輸。
當(dāng)PC機(jī)需要通過(guò)PXIE總線接收數(shù)據(jù)時(shí)，工作流程與通過(guò)PXIE總線發(fā)送數(shù)據(jù)基本類(lèi)似，主要區(qū)別在于從PC機(jī)往下發(fā)送的包里不包含數(shù)據(jù)，僅包含路由及其他控制信息，DMA控制器接收到包后，會(huì)以完成包的形式將數(shù)據(jù)打包往上傳回PC機(jī)，完成包按照接收到包中的路由信息，逆向?qū)ぶ坊氐絇C機(jī)的內(nèi)存，PC機(jī)就完成了一次通過(guò)PXIE總線接收數(shù)據(jù)。
加入DMA控制器之后的PXIE總線被重新封裝，操作得到簡(jiǎn)化。
2．3 測(cè)試結(jié)果
在測(cè)試中，PXIE配置為8通道，測(cè)試數(shù)據(jù)為16 MB，在PC機(jī)通過(guò)PXIE接口讀取數(shù)據(jù)的操作過(guò)程當(dāng)中，平均數(shù)據(jù)率達(dá)到1 504 Mb／s。在PC機(jī)通過(guò)PXIE接口發(fā)送數(shù)據(jù)的操作過(guò)程中，平均數(shù)據(jù)率達(dá)到1 490 Mb／s。通過(guò)PCIe測(cè)速軟件進(jìn)行傳輸速度測(cè)試，其結(jié)果如圖10所示。
3 結(jié)語(yǔ)
本文介紹了一種基于PXIE總線和Camera Link協(xié)議的高速CCD圖像采集系統(tǒng)的設(shè)計(jì)方案。該方案給出了一種Camera Link硬件接口電路的設(shè)計(jì)思路，并且選用Xilinx公司的Virtex-5 LX50T型FPGA作為整個(gè)采集系統(tǒng)的核心處理器，同時(shí)對(duì)Virtex-5自帶的IPcore進(jìn)行研究和開(kāi)發(fā)，實(shí)現(xiàn)Camera Link采集卡通過(guò)PXIE總線與上位機(jī)進(jìn)行串行通信。在試驗(yàn)過(guò)程中，F(xiàn)PGA設(shè)計(jì)靈活，開(kāi)發(fā)周期短的優(yōu)點(diǎn)充分得以體現(xiàn)，為下一步的高速圖像采集系統(tǒng)的研制奠定了基礎(chǔ)。
評(píng)論