基于SOPC的自定義外設(shè)FIFO
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3．1．3 行為模塊
行為模塊實現(xiàn)元件的硬件功能，當寫請求(wrreq)信號有效時，向數(shù)據(jù)寄存器中寫入數(shù)據(jù)，當讀請求(rdreq)信號有效時，讀取數(shù)據(jù)寄存器中的數(shù)據(jù)。在QuartusⅡ7．2環(huán)境下，基于EP2C20Q240C8器件的FIFO接口的仿真波形如圖1所示。
3．2 FIFO接口模塊的添加
在Quartus II工程中打開SOPC Builder，在SOPC Builder界面的左欄中點擊Create new component打開創(chuàng)建元件向?qū)?，彈出Component Editor，在HDL Files選項卡中添加HDL文件(FIFO interface．vhd)，并將其設(shè)置為頂層模塊。在Signals選項卡中出現(xiàn)FIFO interface中定義的信號。若出現(xiàn)紅色字體表示錯誤，需要將其接口類型修改一下，如reset n被指定為clock類型，傳輸方向為input，數(shù)據(jù)寬度為1，read-data被指定為avalon_slave類型，傳輸方向為output，數(shù)據(jù)寬度為32，data被指定為export類型，傳輸方向為export，數(shù)據(jù)寬度為32，等等。修改完之后，F(xiàn)IFO的地址對齊方式選擇動態(tài)地址對齊Mermory(use dynamic bussizing)。時序設(shè)置也很重要，設(shè)置不當會造成數(shù)據(jù)的錯誤傳輸。系統(tǒng)FIFO的讀寫時鐘為50MHz，周期為20ns，設(shè)定建立時間為 1ns，將所有設(shè)置設(shè)置完之后進行保存。保存完之后在該工程目錄下會出現(xiàn)FIFO_interface_hw．tcl文件，F(xiàn)IFO控制器接口就出現(xiàn)在左欄中，若想在其它工程中使用該控制器，最簡單的方法是將FIFO_inter-face．vhd、FIFO interface hw．tcl在FIFO interface hw．tcl～放在一個文件夾里，并將此文件夾放在QuartusⅡ的安裝目錄的ip文件夾中。
3．3 Nios CPU模塊
搭建好SOPC框架之后，生成CPU原理圖模塊如圖2所示。其中第二部分就是FIFO接口文件生成的模塊圖，包括輸入信號(data、 empty、full)和輸出信號(rdclk、rdreq、wrreq)。兩個PIO接口con和seg，分別用作數(shù)碼管的位選通和段選通。
4 軟件設(shè)計
軟件設(shè)計包括寄存器頭文件、驅(qū)動軟件及測試程序的設(shè)計。寄存器頭文件FIFO reg．h定義了對FIFO進行讀寫操作的宏。IORD和IOWR是硬件抽象層提供的兩個訪問寄存器的C語言宏。下面代碼是對FIFO的數(shù)據(jù)寄存器、狀態(tài)寄存器和控制寄存器進行讀寫操作的宏。
驅(qū)動軟件包括FIFO．h和FIFO．c文件。FIFO．h定義了驅(qū)動函數(shù)的原型和常量，F(xiàn)IFO．c則實現(xiàn)驅(qū)動函數(shù)的功能。FIFO．c中定義了一個函數(shù)，實現(xiàn)將采集到的數(shù)據(jù)在數(shù)碼管上顯示的功能。例如采集到電壓值為5V電壓時，數(shù)碼管上顯示5．00。
5 結(jié)束語
本文通過介紹基于SOPC的自定義FIFO接口的詳細過程，用戶可以在SOPC設(shè)計環(huán)境下自定義任意接口控制器。定制元件是SOPC Builder靈活性的重要體現(xiàn)，大大擴展了NiosⅡ系統(tǒng)的應(yīng)用范圍。本設(shè)計采用VHDL語言編寫SOPC用戶自定義邏輯模塊，實現(xiàn)FIFO接口控制器的設(shè)計，此模塊已經(jīng)成功地在FFGA上實現(xiàn)數(shù)據(jù)采集模塊與Nios CPU之間的通信。通過創(chuàng)建元件配置向?qū)Фㄖ艶IFO接口元件的方法，對定制元件的設(shè)計具有較好的借鑒作用。
本文引用地址：http://m.butianyuan.cn/article/195146.htm
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