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基于USB的高精度多通道數(shù)據(jù)采集卡設計

作者: 時間:2010-04-12 來源:網(wǎng)絡 收藏

由于通信是本系統(tǒng)設計主要的任務目標,所以在設計時也充分考慮到系統(tǒng)的可擴展性,所有的信號引腳都有排線引出,方便了測試和擴展。

本文引用地址:http://m.butianyuan.cn/article/195456.htm

3 FPGA邏輯電路
圖4為采集傳輸系統(tǒng)中FPGA與各模塊的連接。

整個電路選用Altera公司推出的新一代低成本的Cyclone系列FPGA器件EPlC6Q240作為控制和信號處理芯片。EPlC6Q240型FPGA芯片具有強大的硬件邏輯功能,總邏輯單元達5 980個,有I/O引腳181個,92 160位的內(nèi)部存儲單元,20個RAM單元,2個鎖相環(huán)。利用這些強大的功能,可以很容易進行模塊控制和數(shù)據(jù)動態(tài)濾波。如圖4所示,通過FPGA對A/D進行采樣控制,將A/D采樣的數(shù)據(jù)進行數(shù)字濾波后傳送到RAM中進行,或是直接通過模塊將數(shù)據(jù)床送到電腦中進行處理。
采用VerilogHDL硬件語言編程來對A/D采集,RAM傳輸,傳輸?shù)冗M行控制信號輸出,并對采樣的數(shù)據(jù)進行數(shù)字濾波。
A/D數(shù)據(jù)接口模塊實現(xiàn)對ADS8364數(shù)據(jù)的采樣,采樣后的數(shù)據(jù)進行濾波處理。本模塊對ADS8364的控制引腳有:
(1)模擬采樣通道控制信號為/HOLDA,/HOLDB,/HOLDC;
(2)數(shù)據(jù)輸出模式以及通道選擇信號為A0,A1和A2;
(3)讀控制信號為/RD。


首先將5 MHz時鐘和使能信號相與產(chǎn)生新時鐘,使用該時鐘驅動一個20個狀態(tài)的狀態(tài)機。在計數(shù)器值為15時將HOLDa,HOLDb,HOLDc置0,啟動一次數(shù)據(jù)采樣。在計數(shù)值為2~3,4~5,6~7,8~9,10~ll,12~13且相應的通道得到使能時,分別發(fā)出通道l至通道6的通道地址。在計數(shù)值為3,5,7,9,ll,13時發(fā)出讀信號讀取相應通道的數(shù)據(jù)。在計數(shù)值為15時發(fā)出采樣完畢信號,指示6通道數(shù)據(jù)已經(jīng)采集完畢。
USB控制電路分兩個模塊完成。模塊1實現(xiàn)主機向FPGA寄存器單元的配置,模塊2實現(xiàn)FPGA向主機的數(shù)據(jù)包輸出。



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