基于高速串行接口的雷達(dá)信號(hào)采集回放系統(tǒng)

作者：劉夢(mèng)婷陳偉時(shí)間：2016-05-26 來(lái)源：電子產(chǎn)品世界

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編者按：針對(duì)雷達(dá)現(xiàn)場(chǎng)中復(fù)雜多變的電磁信號(hào)難以及時(shí)分析處理，本文提出了一種基于高速串行接口的雷達(dá)中頻信號(hào)采集回放系統(tǒng)。該系統(tǒng)充分利用JESD204B高速串行接口和吉比特收發(fā)器，通過(guò)Xilinx Virtex FPGA芯片對(duì)其進(jìn)行控制，實(shí)現(xiàn)雷達(dá)中頻信號(hào)的高速、高精度、可靠、穩(wěn)定采集和回放，有效地解決了高速數(shù)據(jù)流并行傳輸時(shí)存在碼間串?dāng)_的問(wèn)題。

　回放過(guò)程類(lèi)似于采集過(guò)程，不同的是數(shù)據(jù)進(jìn)行拼接合路后被送入虛擬FIFO。該虛擬FIFO的主要作用是緩存定量數(shù)據(jù)以確保回放的信號(hào)完整連續(xù)，其主要由DDR3和FIFO構(gòu)成，可實(shí)現(xiàn)多種位寬和多種速率的數(shù)據(jù)緩存^[11]。如圖4所示。上行FIFO和下行FIFO主要負(fù)責(zé)數(shù)據(jù)位寬和時(shí)鐘速率的轉(zhuǎn)換，F(xiàn)IFO控制器負(fù)責(zé)DDR3控制器核以及其它兩個(gè)FIFO的讀寫(xiě)控制。具體框圖如圖4所示。

本文引用地址：http://m.butianyuan.cn/article/201605/291774.htm

4 實(shí)驗(yàn)結(jié)果與分析

　　為了驗(yàn)證系統(tǒng)傳輸?shù)目煽啃裕覀兣渲肁DS42JB69為遞增碼測(cè)試模式，并將采集部分后端的GTX與回放部分前端的GTX相連，完成整個(gè)系統(tǒng)的驗(yàn)證。結(jié)果如圖5所示。

基于高速5.jpg

　　圖5所示為采集信號(hào)做信道化后發(fā)送至GTX的數(shù)據(jù)圖，其中TRIG1為ADC發(fā)送的遞增碼，TRIG2為信道化后送至GTX的數(shù)據(jù)。兩路數(shù)據(jù)拼起來(lái)剛好就是一路完整的遞增碼。圖6所示為發(fā)送數(shù)據(jù)和回放數(shù)據(jù)的對(duì)比圖，圖中ERROR_CNT為0表明信道化過(guò)程誤碼率為0，DATA_OUT是DTAT_IN延遲一段時(shí)間后的結(jié)果，實(shí)現(xiàn)了高速數(shù)據(jù)流穩(wěn)定可靠傳輸。

基于高速6.jpg

　　設(shè)置ADS42JB69為正常工作模式，輸入信號(hào)頻率為10MHz的單載頻信號(hào)，輸入和輸出對(duì)比結(jié)果如圖7所示。從圖中可以看出，誤碼率為0，輸出結(jié)果也很理想。

基于高速7.jpg

　　圖8 所示為采集的數(shù)字信號(hào)進(jìn)行回放所得信號(hào)及其頻譜，上方信號(hào)為ADC采集的信號(hào)，下方信號(hào)為經(jīng)過(guò)信道化后回放的信號(hào)。從頻譜圖可以看出信號(hào)頻率在10MHz，主瓣與旁瓣相差38.8dB，達(dá)到項(xiàng)目的性能要求。整個(gè)系統(tǒng)高效快速地實(shí)現(xiàn)了雷達(dá)中頻信號(hào)的采集以及回放。

基于高速8.jpg

5 結(jié)束語(yǔ)

　　隨著雷達(dá)工作環(huán)境越來(lái)越復(fù)雜，對(duì)現(xiàn)場(chǎng)電磁信號(hào)的采集與重現(xiàn)工作也變得越來(lái)越重要。面對(duì)并行傳輸高速數(shù)據(jù)流方式誤碼率居高不下的瓶頸，本文提出了一種基于高速串行接口的雷達(dá)中頻信號(hào)采集回放系統(tǒng)并上板得以驗(yàn)證。該系統(tǒng)利用JESD204B接口與GTX接口的兼容性，完成了雙通道模擬信號(hào)高速高精度采集/回放以及穩(wěn)定可靠傳輸，不僅使得高速數(shù)據(jù)流的傳輸成為可能，而且催生了采樣速率更高的模數(shù)轉(zhuǎn)換器。系統(tǒng)設(shè)計(jì)簡(jiǎn)單、數(shù)據(jù)處理方式靈活和通用性強(qiáng)，對(duì)高頻雷達(dá)信號(hào)采集和高速采集數(shù)據(jù)傳輸有積極的影響。

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