用于電池測(cè)試和化成的雙向同步PWM控制器

　　要獲得所需的主機(jī)時(shí)鐘同步頻率，請(qǐng)使用下式計(jì)算RFREQ (MASTER)值：

　　其中：

　　RFREQ (MASTER)為用于設(shè)置主機(jī)頻率的電阻(單位為kΩ)。

　　fSET為開(kāi)關(guān)頻率(單位為kHz)。

　　選擇從機(jī)的RFREQ

　　驅(qū)動(dòng)VSCFG < 4.53 V時(shí)，ADP1974配置為從機(jī)。 作為從機(jī)，ADP1974以施加于SYNC引腳的外部時(shí)鐘頻率工作。為確保正確同步，利用下式選擇RFREQ以將頻率設(shè)置為略低于主時(shí)鐘頻率的值：

　　RFREQ (SLAVE) = 1.11 × RFREQ (MASTER) (6)

　　其中：

　　RFREQ (SLAVE)為適當(dāng)縮放從機(jī)頻率的電阻值，1.11為用于同步的RFREQ從機(jī)與主機(jī)之比。

　　RFREQ (MASTER)為與施加于SYNC引腳的主時(shí)鐘頻率相對(duì)應(yīng)的電阻值。

　　從機(jī)頻率設(shè)置為略低于主機(jī)頻率，以便ADP1974的數(shù)字同步環(huán)路能夠與主機(jī)時(shí)鐘周期同步。從機(jī)可與高于從機(jī)時(shí)鐘頻率2%到20%的主機(jī)時(shí)鐘頻率同步。設(shè)置RFREQ (SLAVE)比RFREQ (MASTER)大1.11倍，可使同步環(huán)路大致在調(diào)整范圍的中心運(yùn)行。

　　外部時(shí)鐘相移編程

　　如果從機(jī)不需要相移，各從機(jī)的SCFG引腳須接地。對(duì)于需要施加于從機(jī)SYNC引腳的同步時(shí)鐘的相移版本的器件，應(yīng)在SCFG和地之間連接一個(gè)電阻(RSCFG)來(lái)設(shè)置所需的相移。 對(duì)于所需相移(φSHIFT)，為了確定RSCFG，首先應(yīng)計(jì)算從機(jī)時(shí)鐘頻率(fSLAVE)。

　　其中：

　　tDELAY為相位時(shí)間延遲(單位為μs)。

　　φSHIFT為所需相移。

　　最后，使用下式計(jì)算tDELAY：

　　RSCFG (kΩ) = 0.45 × RFREQ (SLAVE) (kΩ) + 50 × tDELAY (μs) (10)

　　其中：

　　RSCFG為所需相移(單位為kHz)的對(duì)應(yīng)電阻。RSCFG與tDELAY的關(guān)系曲線參見(jiàn)圖19。

　　使用相移特性時(shí)，應(yīng)將一個(gè)47 pF或更大的電容與RSCFG并聯(lián)。

　　或者，SCFG引腳也可利用一個(gè)電壓源來(lái)控制。使用獨(dú)立電壓源時(shí)，確保所有情況下VSCFG ≤ VREG。通過(guò)EN引腳或UVLO禁用ADP1974時(shí)，VREG = 0 V，必須相應(yīng)地調(diào)整電壓源以確保VSCFG ≤ VREG。

　　圖29顯示了ADP1974的內(nèi)部電壓斜坡。該電壓斜坡是一個(gè)精確控制的4 V p-p斜坡。

　　死區(qū)時(shí)間編程

　　要調(diào)整DH和DL同步輸出的死區(qū)時(shí)間，應(yīng)在DT和GND之間連接一個(gè)電阻(RDT)并用一個(gè)47 pF電容予以旁路。利用圖30選擇給定死區(qū)時(shí)間對(duì)應(yīng)的RDT，或利用下式計(jì)算RDT。要獲得單個(gè)RDT計(jì)算式，可將VDT和RDT的計(jì)算式合并。

　　圖30. DT引腳電阻(RDT)與死區(qū)時(shí)間(tDEAD)的關(guān)系

　　最大占空比編程

　　ADP1974的設(shè)計(jì)最大內(nèi)部占空比為97%(典型值)。在DMAX和地之間連接一個(gè)電阻，便可將最大占空比設(shè)置為0%到97%的任意值，計(jì)算公式如下：

　　圖31. RDMAX與占空比的關(guān)系，RFREQ = 100 kΩ，VCOMP = 5 V

　　ADP1974的最大占空比為97%(典型值)。 如果DMAX電阻設(shè)置的最大占空比大于97%，ADP1974將默認(rèn)使用內(nèi)部最大值。 如果97%的內(nèi)部最大占空比對(duì)應(yīng)用足夠，應(yīng)將DMAX引腳接VREG或使其保持浮空。

　　DMAX引腳和接地層之間連接的CDMAX電容必須為47 pF或更大。

　　調(diào)整軟啟動(dòng)周期

　　ADP1974具有可編程軟啟動(dòng)功能，可防止啟動(dòng)期間輸出電壓過(guò)沖。 軟啟動(dòng)圖參見(jiàn)圖22。 利用下式計(jì)算使能開(kāi)關(guān)前的延遲時(shí)間(tREG)：

　　舉個(gè)例子，一個(gè)采用20 V輸入和10 nF電容的設(shè)計(jì)將有1 ms的延遲和2.5 V/ms的斜坡率。

　　CSS電容不是ADP1974必需的。 不使用CSS電容時(shí)，內(nèi)部5 μA(典型值)電流源立即將SS引腳電壓拉到VREG。 不使用CSS電容時(shí)，ADP1974內(nèi)部便沒(méi)有軟啟動(dòng)控制，系統(tǒng)可能會(huì)在啟動(dòng)期間產(chǎn)生較大的輸出過(guò)沖和峰值電感尖峰。 不使用CSS電容時(shí)，應(yīng)確保啟動(dòng)期間的輸出過(guò)沖不能大到觸發(fā)打嗝限流。

　　PCB布局指南

　　為了實(shí)現(xiàn)較高的效率、良好的調(diào)節(jié)性能和出色的穩(wěn)定性，PCB布局布線必須合理設(shè)計(jì)。

　　設(shè)計(jì)PCB時(shí)，應(yīng)遵守下列原則(框圖見(jiàn)圖20，引腳配置見(jiàn)圖2)。

　　· VIN的低有效串聯(lián)電阻(ESR)輸入電源電容(CIN)應(yīng)盡可能靠近VIN和GND引腳，以使電路板寄生電感注入器件的噪聲最小。

　　· VREG的低ESR輸入電源電容(CVREG)應(yīng)盡可能靠近VREG和GND引腳，以使電路板寄生電感注入器件的噪聲最小。

　　· 用于SCFG、FREQ、DMAX和SS引腳的元件應(yīng)靠近相應(yīng)的引腳放置。 將這些元件統(tǒng)一連接到模擬接地層，以便與GND引腳形成開(kāi)爾文連接。

　　· 從COMP引腳到關(guān)聯(lián)器件(如AD8450)的走線應(yīng)盡可能短。 此走線不應(yīng)放在開(kāi)關(guān)信號(hào)附近，可能的話應(yīng)將其屏蔽起來(lái)。

　　· 任何用于SYNC引腳的走線或元件應(yīng)遠(yuǎn)離敏感的模擬節(jié)點(diǎn)。 使用外部上拉電阻時(shí)，最好在上拉電阻的電源和GND之間使用一個(gè)本地0.1 μF旁路電容。

　　· 從DH和DL引腳到外部元件的走線應(yīng)盡可能短，以使寄生電感和電容最小，避免影響控制信號(hào)。 DH和DL引腳是開(kāi)關(guān)節(jié)點(diǎn)，其相關(guān)布線不應(yīng)靠近任何敏感的模擬電路。

　　· 使高電流走線盡量短、盡量寬。

　　· 將ADP1974的接地連接直接連到電流檢測(cè)電阻(RS)的接地連接。

　　· 通過(guò)一個(gè)20 kΩ電阻將CL直接連到RS。

　　· 從圖32所示的接地連接進(jìn)行如下連接：

　　· GND引腳連接到RS的接地點(diǎn)

　　· 系統(tǒng)電源接地總線連接到RS的接地點(diǎn)

　　· 構(gòu)建一個(gè)具有一個(gè)主機(jī)和多個(gè)從機(jī)的系統(tǒng)時(shí)，應(yīng)考慮如下事項(xiàng)以使與SYNC引腳相連的走線電容最?。?/p>

　　· 對(duì)于僅有幾個(gè)從機(jī)的小型系統(tǒng)，在主機(jī)SYNC信號(hào)和從機(jī)SYNC輸入引腳之間串聯(lián)一個(gè)電阻可限制走線電容，降低可能會(huì)把噪聲注入主機(jī)的快速地電流。

　　· 對(duì)于較大型應(yīng)用，串聯(lián)電阻不足以隔離主機(jī)SYNC時(shí)鐘。 在較大系統(tǒng)中，使用外部緩沖器來(lái)降低走線電容。 外部緩沖器具有驅(qū)動(dòng)能力，可支持較大數(shù)量的從機(jī)。

　　圖32. 推薦RS開(kāi)爾文接地連接

　　外形尺寸

　　圖33. 16引腳超薄緊縮小型封裝[TSSOP]

　　(RU-16)

　　圖示尺寸單位：mm