針對微控制器應用的采用FPGA的嵌入式應用
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設(shè)計實現(xiàn)
面向映射、布局和布線(MPAR)的設(shè)計實現(xiàn)是利用供應商的工具套件完成。這一工具套件包含用于建立項目的項目導航器(Project Navigator)，以及任何FPGA設(shè)計所必需的其它工具。在這種情況下，源文件被放置在左邊的窗口，項目處理在右邊的窗口進行，但所有的窗口都是可停靠的，以便用戶定制任何視圖。Log窗口記錄所有的處理，并列出在處理過程中產(chǎn)生的全部警告和錯誤信息。用戶可以通過下拉菜單或者工具欄中的圖標使用各種工具。圖7為Lattice公司ispLEVER工具套件中的Project Navigator。
圖7：ispLEVER項目導航器
實現(xiàn)工具(如Design Planner)可提供I/O和引腳設(shè)置、物理和邏輯視圖以及平面布局。TCL/TK腳本可以運行多次迭代以優(yōu)化設(shè)計。Project Navigator中包含了靜態(tài)時序、邏輯調(diào)試和功率計算工具。
編程軟件
設(shè)計完成后，通過如圖8所示的編程軟件對硬件進行編程。這個工具將提供直觀的用戶界面GUI，可自動對系統(tǒng)主板進行掃描，選擇必需的編程文件并執(zhí)行合適的編程算法。通過供應商提供的SVF文件，該工具支持符合IEEE 1149.1標準的器件編程。對于大多數(shù)系統(tǒng)內(nèi)可編程器件來說，該工具還可以生成IEEE 1532 ISC數(shù)據(jù)文件。
一旦實現(xiàn)了硬件，設(shè)計者將主要關(guān)注運行在嵌入式系統(tǒng)上的軟件。ISS可用來確定原型功能以及評估對存儲器資源的需求。當硬件集成、端口連接以及查找錯誤均完成之后，通常不需要再更改代碼。
在嵌入式系統(tǒng)的FPGA設(shè)計流程中，采用匯編器對更改的程序進行再編譯，以建立FPGA片上指令或數(shù)據(jù)存儲配置的新存儲映像。然后通過一個簡單的ECO將映像再次映射至FPGA的存儲塊。這樣設(shè)計者就能跳過耗時的綜合以及設(shè)計流程的布局布線階段。存儲器初始化工具將利用匯編器創(chuàng)建的新型16進制或者2進制映像重寫存儲器配置。
一旦post-PAR數(shù)據(jù)庫被修改，則只需通過新的編程位流或者JEDEC對FPGA進行再編程。
能夠控制內(nèi)部寄存器以及在設(shè)計調(diào)試階段實現(xiàn)尋址是非常有用的。為達到這一目標，OrCAstra或JLINK接口等工具(如圖9和圖10所示)提供了功能強大、易于使用的方法。
圖9：JLINK寄存器文件接口GUI
圖10：JLINK Tap控制器接口GUI
本文小結(jié)
對于FPGA中的嵌入式微控制器設(shè)計而言，一個完整的系統(tǒng)設(shè)計需要一批強大的工具。本文中的例子采用了獨特的開放源代碼微控制器匯編器和指令集仿真工具。領(lǐng)先的第三方廠商可提供綜合和仿真工具。用于創(chuàng)建和優(yōu)化設(shè)計的重要實現(xiàn)工具，以及有效的編程和設(shè)計調(diào)試形成了這一綜合設(shè)計套件，它是設(shè)計獲得成功的關(guān)鍵。
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