為ASIC和SoC選擇最優(yōu)嵌入式存儲器IP

存儲器塊作為靜態(tài)RAM對待。

作為可獲得許可IP,1T SRAM可從晶圓代工廠獲得。但是，由于某些此類IP需要額外掩膜層(除標準CMOS層外)，增加了晶圓成本，因而限制了晶圓代工廠的可選制造空間。為使額外的晶圓加工成本物有所值，芯片上采用的總DRAM陣列大小，通常必須大于50%的芯片空間。大部分可用DRAM宏均為硬宏單元，大小、長寬比以及接口的可選空間有限。

有一種單晶體管SRAM的特殊變體，采用了可通過標準批量CMOS流程制造的架構，因此，它既無需修改掩膜，也無需額外的流程步驟。此類IP宏塊具有更高的成本效益(流程成本可節(jié)省15-20%)，并且可在任何工廠進行加工，也可出于成本或生產(chǎn)能力等原因，改換加工工廠。這種解決方案提供了多種尺寸、長寬比和接口，可逐一指定相應的存儲器編譯器。對于系統(tǒng)的其余部分來說，生成的存儲器塊接口看起來就像靜態(tài)RAM,但其密度(位/單元空間)是基于6T存儲單元的存儲器陣列的2倍(經(jīng)過對作為空間計算一部分的全部支持電路的平均)。對于大型存儲器陣列來說，支持電路所需全部空間所占百分比較小，存儲器塊的空間利用率也更高。

存儲器編譯器工具

嵌入式存儲器編譯器的職責是，針對特定存儲器應用程序的確切需求，量身定做基本的IP存儲器宏單元。若適用范圍足夠廣，編譯器可允許設計師選擇最優(yōu)架構，自動生成存儲器陣列，并精確確定優(yōu)化程序所需的速度、密度、功率、成本、可靠性以及大小等因素。通過編譯器的自動化操作，可降低非經(jīng)常性工程成本，并可減少手動陣列優(yōu)化相關的潛在錯誤。編譯器不但可使客戶的內(nèi)核大小、接口以及長寬比均達到最理想數(shù)值，而且還可幫助他們最大限度地縮短上市時間。作為編譯流程的一部分，編譯器還可向設計師提供存儲器陣列的電氣、物理、仿真(Verilog)、BIST/DFT模型以及綜合視圖。

表2:嵌入式存儲器IP的商業(yè)案例

結論

為ASIC/SOC選擇最優(yōu)嵌入式存儲器IP是設計決策的關鍵。設計師應了解適用于其特定應用程序的最佳存儲器特性的所有關鍵參數(shù)，其尋求的存儲器IP應具有足夠的適應性，可滿足目標SoC的各種需求。盡管有現(xiàn)成的免費存儲器IP可供使用，但與可為特定應用程序提供更好特性的收費IP相比，它并不能總是提供最佳解決方案。

經(jīng)過充分調(diào)試的存儲器IP具有體積小、泄露功率低、動態(tài)能耗低、速度快等特點，可使設計師的解決方案進一步優(yōu)化，不但可在產(chǎn)品的整個壽命周期內(nèi)，帶來上百萬美元的結余，而且也使其芯片在競爭激烈的ASIC/SOC市場上，得到更好的差異化。