利用Xilinx FPGA和分解器數(shù)字轉(zhuǎn)換器簡化角度測量

圖3 – SD-14620方框圖（單信道）
圖中文字如下：
REFERENCE CONDITIONER：基準調(diào)節(jié)器
BIT DETECTOR：位檢測器
“S” OPTION SYNTHESIZED REFERENCE：“S”選項綜合基準
INPUT OPTION：輸入選項
CONTROL TRANSFORMER：控制變壓器
GAIN：增益
DEMODULATOR：解調(diào)器
HYSTERESIS：滯后
INTEGRATOR：積分器
DC/DC CONVERTER：DC/DC轉(zhuǎn)換器
14/16 BIT UP/DOWN COUNTER：14/16位遞增/遞減計數(shù)器
VCO & TIMING：VCO與時序
DATA LATCHES：數(shù)據(jù)鎖存器
FILTER：濾波器
47μf external capacitor：47μf外部電容

圖4 – OSC-15802基準振蕩器方框圖
圖中文字如下：
QUAD OSCILLATOR：四線組振蕩器

檢測器采用分解器的轉(zhuǎn)子電壓作為基準同步解調(diào)此AC誤差信號。這會產(chǎn)生與sin (θ -ψ)成正比的DC誤差信號。

DC誤差信號饋送到積分器，其輸出驅(qū)動一個由電壓控制的振蕩器。而VCO會導(dǎo)致遞增/遞減計數(shù)器按正確方向計數(shù)，從而在一次計數(shù)中產(chǎn)生：

sin (θ -ψ)→0方程8

當(dāng)取得此結(jié)果，則：

θ -ψ→0  方程9

因此，

θ = ψ 方程10

因此，計數(shù)器的數(shù)字輸出ψ代表著角度θ。鎖存器可以在不中斷回路跟蹤情況下實現(xiàn)此數(shù)據(jù)向外部的傳輸。

此電路等效于2型伺服回路，因為它實際上有兩個積分器。一個是累計脈沖的計數(shù)器；另一個是位于檢測器輸出端的積分器。在具有恒定旋轉(zhuǎn)速度輸入的2型伺服回路中，輸出數(shù)字字連續(xù)跟隨或跟蹤該輸入，而無需外部導(dǎo)出轉(zhuǎn)換。

RDC典型實例：SD-14621

SD-14621是數(shù)據(jù)設(shè)備公司（DDC）生產(chǎn)的小型低成本RDC。它有兩條具備可編程分辨率控制功能的信道。分辨率編程功能允許選擇10、12、14或16位模式[4]。此功能允許低分辨率高速跟蹤或者更高分辨率支持更高精度。由于其大小、成本、精度與多功能性，此轉(zhuǎn)換器適用于高性能軍用、商用及位置控制系統(tǒng)。

器件的運行需要一個+5V電壓。轉(zhuǎn)換器有兩個對模擬地為±4V電壓范圍的速度輸出（VEL A、VEL B），可用于替代轉(zhuǎn)速計。為兩條信道（/BIT A與/BIT B）提供兩個內(nèi)置測試輸出，以指示信號丟失（LOS）。

此轉(zhuǎn)換器由三大部分組成：輸入前端、誤差處理器和數(shù)字接口。前端對于同步器、分解器和直接輸入端有所不同。電子Scott-T用于同步器輸入，分解器調(diào)節(jié)器用于分解器輸入，而正弦與余弦電壓跟隨器用于直接輸入端。這些放大器可以饋送高精度控制變壓器（CT）。CT的另一個輸入是16位數(shù)字角度ψ，其輸出是兩個輸入之間的模擬誤差角度或差分角度。CT采用放大器、交換機、邏輯電路與電容器以查準率執(zhí)行SINθ COSψ - COSθ SINψ = Sin(θ-ψ)的三角函數(shù)計算。

與常規(guī)精密電阻器相比，這些電容器按查準率使用，以獲得更高精度。另外，這些電容器（與運算放大器一起用作計算元件）進行高速采樣，以消除偏移和運算放大器偏差。

DC誤差處理進行積分運算，然后得到驅(qū)動電壓控制振蕩器的速度電壓。此VCO與速度積分器結(jié)合在一起構(gòu)成遞增積分器：一種2型伺服反饋回路。

基準振蕩器

我們設(shè)計中采用的OSC-15802功耗振蕩器也是DDC公司提供。此器件適用于RDC、同步器、LVDT和感應(yīng)式傳感器應(yīng)用[5]。頻率與振幅輸出可以分別由電容器和電阻器編程。輸出頻率范圍介于400Hz~10kHz之間，輸出電壓為7Vrms。圖4顯示了器件的方框圖。

饋送到分解器和RDC的振蕩器輸出用作基準信號。

FPGA的I/O電壓為3.3V，而RDC的電壓為5V。我們采用電壓收發(fā)器實現(xiàn)兩個器件之間的電壓兼容。

VIRTEX-5 FX30T FPGA與RDC接口

我們在設(shè)計中采用賽靈思Virtex-5 FX30T FPGA [6]。FPGA的I/O電壓為3.3V，而RDC的電壓為5V。因此我們采用電壓收發(fā)器來實現(xiàn)這兩個器件之間的電壓兼容。通過賽靈思提供的GPIO IP核與FPGA建立內(nèi)部連接，如圖5所示。

為了簡單起見，圖5僅顯示一條具有一個分解器接口的信道。您可以在本文件隨附的賽靈思開發(fā)板描述（XBD）文件找到RDC的引腳詳情以及FPGA對應(yīng)的專用引腳。詳情見該文件第一部分。