DDRx的關(guān)鍵技術(shù)介紹

ODT(On-Die Termination，片內(nèi)終結(jié))

ODT也是DDR2相對(duì)于DDR1的關(guān)鍵技術(shù)突破，所謂的終結(jié)(端接)，就是讓信號(hào)被電路的終端吸收掉，而不會(huì)在電路上形成反射，造成對(duì)后面信號(hào)的影響。顧名思義，ODT就是將端接電阻移植到了芯片內(nèi)部，主板上不再有端接電路。在進(jìn)入DDR時(shí)代，DDR內(nèi)存對(duì)工作環(huán)境提出更高的要求，如果先前發(fā)出的信號(hào)不能被電路終端完全吸收掉而在電路上形成反射現(xiàn)象，就會(huì)對(duì)后面信號(hào)的影響造成運(yùn)算出錯(cuò)。因此目前支持DDR主板都是通過(guò)采用終結(jié)電阻來(lái)解決這個(gè)問(wèn)題。由于每根數(shù)據(jù)線至少需要一個(gè)終結(jié)電阻，這意味著每塊DDR主板需要大量的終結(jié)電阻，這也無(wú)形中增加了主板的生產(chǎn)成本，而且由于不同的內(nèi)存模組對(duì)終結(jié)電阻的要求不可能完全一樣，也造成了所謂的“內(nèi)存兼容性問(wèn)題”。 而在DDR-II中加入了ODT功能，當(dāng)在DRAM模組工作時(shí)把終結(jié)電阻器關(guān)掉，而對(duì)于不工作的DRAM模組則進(jìn)行終結(jié)操作，起到減少信號(hào)反射的作用，如下圖六所示。

圖六 ODT端接示意圖

ODT的功能與禁止由主控芯片控制，在開(kāi)機(jī)進(jìn)行EMRS時(shí)進(jìn)行設(shè)置，ODT所終結(jié)的信號(hào)包括DQS、DQS#、DQ、DM等。這樣可以產(chǎn)生更干凈的信號(hào)品質(zhì)，從而產(chǎn)生更高的內(nèi)存時(shí)鐘頻率速度。而將終結(jié)電阻設(shè)計(jì)在內(nèi)存芯片之上還可以簡(jiǎn)化主板的設(shè)計(jì)，降低了主板的成本，而且終結(jié)電阻器可以和內(nèi)存顆粒的“特性”相符，從而減少內(nèi)存與主板的兼容問(wèn)題的出現(xiàn)。

重置(Reset)

重置是DDR3新增的一項(xiàng)重要功能，并為此專門準(zhǔn)備了一個(gè)引腳。這一引腳將使DDR3的初始化處理變得簡(jiǎn)單。當(dāng)Reset命令有效時(shí)，DDR3 內(nèi)存將停止所有的操作，并切換至最少量活動(dòng)的狀態(tài)，以節(jié)約電力。在Reset期間，DDR3內(nèi)存將關(guān)閉內(nèi)在的大部分功能，所有數(shù)據(jù)接收與發(fā)送器都將關(guān)閉，且所有內(nèi)部的程序裝置將復(fù)位，DLL(延遲鎖相環(huán)路)與時(shí)鐘電路將停止工作，甚至不理睬數(shù)據(jù)總線上的任何動(dòng)靜。這樣一來(lái)，該功能將使DDR3達(dá)到最節(jié)省電力的目的，新增的引腳如下圖七所示。

圖七 Reset及ZQ引腳

ZQ校準(zhǔn)

如上圖七所示，ZQ也是一個(gè)新增的引腳，在這個(gè)引腳上接有一個(gè)240歐姆的低公差參考電阻。這個(gè)引腳通過(guò)一個(gè)命令集，通過(guò)片上校準(zhǔn)引擎(ODCE，On-Die Calibration Engine)來(lái)自動(dòng)校驗(yàn)數(shù)據(jù)輸出驅(qū)動(dòng)器導(dǎo)通電阻與ODT的終結(jié)電阻值。當(dāng)系統(tǒng)發(fā)出這一指令之后，將用相應(yīng)的時(shí)鐘周期(在加電與初始化之后用512個(gè)時(shí)鐘周期，在退出自刷新操作后用256時(shí)鐘周期、在其他情況下用64個(gè)時(shí)鐘周期)對(duì)導(dǎo)通電阻和ODT電阻進(jìn)行重新校準(zhǔn)。

VREFCA VREFDQ

對(duì)于內(nèi)存系統(tǒng)工作非常重要的參考電壓信號(hào)VREF，在DDR3系統(tǒng)中將VREF分為兩個(gè)信號(hào)。一個(gè)是為命令與地址信號(hào)服務(wù)的VREFCA，另一個(gè)是為數(shù)據(jù)總線服務(wù)的VREFDQ，它將有效的提高系統(tǒng)數(shù)據(jù)總線的信噪等級(jí)，如下圖八所示。

圖八 VREFCA VREFDQ

現(xiàn)在來(lái)說(shuō)說(shuō)DDR3和DDR4最關(guān)鍵的一些技術(shù)，write leveling以及DBI功能。

Write leveling功能與Fly_by拓?fù)?/p>

Write leveling功能和Fly_by拓?fù)涿懿豢煞?。Fly_by拓?fù)渲饕獞?yīng)用于時(shí)鐘、地址、命令和控制信號(hào)，該拓?fù)淇梢杂行У臏p少stub的數(shù)量和他們的長(zhǎng)度，但是卻會(huì)導(dǎo)致時(shí)鐘和Strobe信號(hào)在每個(gè)芯片上的飛行時(shí)間偏移，這使得控制器(FPGA或者CPU)很難保持tDQSS、tDSS 和tDSH這些參數(shù)滿足時(shí)序規(guī)格。因此write leveling應(yīng)運(yùn)而生，這也是為什么在DDR3里面使用fly_by結(jié)構(gòu)后數(shù)據(jù)組可以不用和時(shí)鐘信號(hào)去繞等長(zhǎng)的原因，數(shù)據(jù)信號(hào)組與組之間也不用去繞等長(zhǎng)，而在DDR2里面數(shù)據(jù)組還是需要和時(shí)鐘有較寬松的等長(zhǎng)要求的。DDR3控制器調(diào)用Write leveling功能時(shí)，需要DDR3 SDRAM顆粒的反饋來(lái)調(diào)整DQS與CK之間的相位關(guān)系，具體方式如下圖九所示。

圖九、 Write leveling

Write leveling 是一個(gè)完全自動(dòng)的過(guò)程。控制器(CPU或FPGA)不停的發(fā)送不同時(shí)延的DQS 信號(hào)，DDR3 SDRAM 顆粒在DQS-DQS#的上升沿采樣CK 的狀態(tài)，并通過(guò)DQ 線反饋給DDR3 控制器?？刂破鞫朔磸?fù)的調(diào)整DQS-DQS#的延時(shí)，直到控制器端檢測(cè)到DQ 線上0 到1 的跳變(說(shuō)明tDQSS參數(shù)得到了滿足)，控制器就鎖住此時(shí)的延時(shí)值，此時(shí)便完成了一個(gè)Write leveling過(guò)程;同時(shí)在Leveling 過(guò)程中，DQS-DQS#從控制器端輸出，所以在DDR3 SDRAM 側(cè)必須進(jìn)行端接;同理，DQ 線由DDR3 SDRAM顆粒側(cè)輸出，在控制器端必須進(jìn)行端接;

需要注意的是，并不是所有的DDR3控制器都支持write leveling功能，所以也意味著不能使用Fly_by拓?fù)浣Y(jié)構(gòu)，通常這樣的主控芯片會(huì)有類似以下的描述：

DBI功能與POD電平

DBI的全稱是Data Bus Inversion數(shù)據(jù)總線反轉(zhuǎn)/倒置，它與POD電平密不可分，它們也是DDR4區(qū)別于DDR3的主要技術(shù)突破。

POD電平的全稱是Pseudo Open-Drain 偽漏極開(kāi)路，其與DDR3對(duì)比簡(jiǎn)單的示例電路如下圖十所示。

圖十 POD示意電路

從中可以看到，當(dāng)驅(qū)動(dòng)端的上拉電路導(dǎo)通，電路處于高電平時(shí)(也即傳輸?shù)氖?ldquo;1”)，此時(shí)兩端電勢(shì)差均等，相當(dāng)于回路上沒(méi)有電流流過(guò)，但數(shù)據(jù)“1”還是照樣被傳輸，這樣的設(shè)計(jì)減少了功率消耗。