高速數(shù)據采集系統(tǒng)中高速緩存與海量緩存的實現(xiàn)

摘要：探討了高速數(shù)據采集系統(tǒng)中高速采樣緩存的重要性和實現(xiàn)途徑，闡述了基于ADSP-21065L的并行多通道數(shù)據采集板上高速采樣緩存的設計與電路結構，給出了采用FPGA實現(xiàn)通道復用和采樣數(shù)據預處理，從而構造16MB的SDRAM海量緩存以將高速緩存中的多批次采樣數(shù)據經AD-21065L倒入SDRAM存儲的實現(xiàn)方法。

關鍵詞：高速數(shù)據采集；高速緩存；海量緩存；DSP；FPGA

１　引言

高速數(shù)據采集系統(tǒng)目前已在雷達、聲納、軟件無線電、瞬態(tài)信號測試等領域得到廣泛應用。它的關鍵技術是高速ＡＤＣ技術、數(shù)據存儲與傳輸技術和抗干擾技術。本文在分析了高速多通道數(shù)據采集系統(tǒng)中存儲子系統(tǒng)的性能要求和設計方案的基礎上，提出了高速緩存和海量緩存方案，并將該方案成功地應用于ＤＳＰ多通道超聲信號采集與處理系統(tǒng)中。

對高速多通道采樣數(shù)據存儲的性能要求：一是高速性，現(xiàn)在高速數(shù)據采集中所用的ＡＤＣ已達到幾十甚至幾百ＭＳＰＳ的水平，這就要求采樣數(shù)據存儲器的速度也要與之匹配，也就是采用高速緩存；二是大容量，其原因是多通道高速數(shù)據采集會產生巨大的數(shù)據流。一個４通道４０ＭＨｚ采樣率１６位精度數(shù)據采集板并行采樣０．１ｓ將產生３２ＭＢ的數(shù)據量，所以，通常需要海量緩存來存儲采樣數(shù)據。

２　高速緩存的實現(xiàn)

通常構成高速緩存的方案有三種：

第一種是ＦＩＦＯ（先進先出）方式。ＦＩＦＯ存儲器就象數(shù)據管道一樣，數(shù)據從管道的一頭流入、從另一頭流出，先進入的數(shù)據先流出。ＦＩＦＯ具有兩套數(shù)據線而無地址線，可在其一端寫操作而在另一端讀操作，數(shù)據在其中順序移動，因而能夠達到很高的傳輸速度和效率，且由于省去了地址線而有利于ＰＣＢ板布線。缺點是只能順序讀寫數(shù)據，因而顯得比較呆板，而且大容量的高速ＦＩＦＯ非常昂貴；

第二種是雙口ＲＡＭ方式。雙口ＲＡＭ具有兩套獨立的數(shù)據、地址和控制總線，因而可從兩個端口同時讀寫而互不干擾，并可將采樣數(shù)據從一個端口寫入而由ＤＳＰ從另一個端口讀出。雙口ＲＡＭ也能達到很高的傳輸速度，并且具有隨機存取的優(yōu)點，缺點是大容量的高速雙口ＲＡＭ很難得且價格昂貴；

第三種是高速ＳＲＡＭ切換方式。高速ＳＲＡＭ只有一套數(shù)據、地址和控制總線，可通過三態(tài)緩沖門分別接到Ａ／Ｄ轉換器和ＤＳＰ上。當Ａ／Ｄ采樣時，ＳＲＡＭ由三態(tài)門切換到Ａ／Ｄ轉換器一側，以使采樣數(shù)據寫入其中。當Ａ／Ｄ采樣結束后，ＳＲＡＭ再由三態(tài)門切換到ＤＳＰ一側以便ＤＳＰ進行讀寫。這種方式的優(yōu)點是ＳＲＡＭ可隨機存取，同時較大容量的高速ＳＲＡＭ容易得到且價格適中，缺點是切換控制電路比較復雜，且只能由Ａ／Ｄ轉換器和ＤＳＰ分時讀寫。

綜合考慮以上三種高速緩存方案的性能、價格和實現(xiàn)方便性后，筆者選用第三種方案（即高速ＳＲＡＭ切換方式）來構成Ａ／Ｄ采樣高速緩存。系統(tǒng)的采樣與存儲部分的原理框圖如圖１所示。

圖１中，ＳＲＡＭ選用ＩＳ６１ＬＶ２５６１６－１０Ｔ，容量為２５６ｋ１６ｂｉｔ，訪問速度為１０ｎｓ，使用兩片即可構成２５６ｋ３２ｂｉｔ的高速緩存。當一輪采樣開始時，ＤＳＰ發(fā)出觸發(fā)信號給ＣＰＬＤ，后者對５０ＭＨｚ晶振時鐘二分頻后得到２５ＭＨｚ采樣時鐘提供給４路Ａ／Ｄ轉換器ＡＤ９２２５，同時對４路超聲信號進行２５ＭＨｚ、１２ｂｉｔ的Ａ／Ｄ轉換。轉換結果分成兩個完全一樣的數(shù)據通道進行處理，每個數(shù)據通道處理兩路Ａ／Ｄ轉換結果，每個數(shù)據通道包含一片ＦＰＧＡ（現(xiàn)場可編程門陣列）、一片ＳＲＡＭ及其后的數(shù)據三態(tài)門等電路。ＦＰＧＡ可接收兩路Ａ／Ｄ轉換結果并在其內部進行復用，以將其變成一路５０ＭＨｚ、１２ｂｉｔ的數(shù)據流送入ＩＳ６１ＬＶ２５６１６緩存。ＦＰＧＡ完成數(shù)據通道復用的原理如圖２所示。

ＦＰＧＡ選用ＥＰ１Ｋ５０，它的邏輯門數(shù)為５萬門，內含１０個ＥＡＢ（嵌入陣列塊）。每個ＥＡＢ實際上是４ｋｂｉｔ的ＲＡＭ，可以用來構造ＦＩＦＯ、雙口ＲＡＭ等。本系統(tǒng)應用兩塊ＥＡＢ構成了兩個２５６１６ｂｉｔ的ＦＩＦＯ，因而可將兩路Ａ／Ｄ轉換結果分別送入兩個ＦＩＦＯ，然后在ＦＰＧＡ的輸出端將兩個ＦＩＦＯ中的數(shù)據交替地讀出寫入ＩＳ６１ＬＶ２５６１６，每個ＦＩＦＯ每次讀出１２８個采樣數(shù)據。Ａ／Ｄ轉換器的輸出為１２位數(shù)據，而ＦＰＧＡ的片內ＦＩＦＯ和片外ＩＳ６１ＬＶ２５６１６的數(shù)據字寬都為１６位。在存儲、傳送時，將高４位補０即可。兩路Ａ／Ｄ采樣速度都為２５ＭＨｚ，復用后輸出的速率為５０ＭＨｚ，這個速度對于ＩＳ６１ＬＶ２５６１６和ＥＰ１Ｋ５０都是完全可以達到的。ＦＰＧＡ的作用除了構造ＦＩＦＯ以實現(xiàn)數(shù)據通道復用外，還可以作為協(xié)處理器由板上ＤＳＰ控制來進行一些簡單高效的數(shù)據預處理（如插值、取平均、ＦＩＲ濾波等）。同時可使用ＥＤＡ工具ＭＡＸ＋ＰＬＵＳⅡ１０．０來對ＥＰ１Ｋ５０的邏輯算法進行設計、編譯并仿真，然后下載到ＥＰ１Ｋ５０中實現(xiàn)預定功能。

除了ＦＰＧＡ外，系統(tǒng)還采用了一片ＣＰＬＤ（復雜可編程邏輯器件）來控制采樣。前者主要用于數(shù)據通道對Ａ／Ｄ采樣結果進行緩沖復用以及預處理，后者則負責產生Ａ／Ｄ采樣時鐘以及作為地址計數(shù)器產生地址并提供給兩片ＩＳ６１ＬＶ２５６１６以便存入Ａ／Ｄ采樣結果等。ＣＰＬＤ不象ＦＰＧＡ那樣能完成較復雜的邏輯功能和信號處理算法，但是它具有更高的速度，且管腳到管腳具有固定一致的時延，因而在設計調試時容易獲得簡單可靠的定時關系，適于實現(xiàn)高速計數(shù)器、觸發(fā)器、譯碼器等定時要求比較嚴格的場合。本系統(tǒng)使用ＭＡＸ７１２８ＡＥ來控制采樣，其可實現(xiàn)的功能如圖３所示。

ＭＡＸ７１２８ＡＥ可用于實現(xiàn)兩個１８位地址計數(shù)器，它具有地址總線開關切換功能，在Ａ／Ｄ采樣期間能以２５ ＭＨｚ的頻率進行地址計數(shù)以作為高速緩存的地址線。當一輪Ａ／Ｄ采樣結束后，系統(tǒng)可將高速緩存的地址總線切換到ＤＳＰ的地址總線，然后由ＤＳＰ讀取高速緩存中的Ａ／Ｄ轉換結果并進行處理。高速緩存ＩＳ６１ＬＶ２５６１６的數(shù)據總線一方面連到ＦＰＧＡ以便在采樣期間接受復用的Ａ／Ｄ轉換結果；一方面則通過三態(tài)門連到ＤＳＰ的數(shù)據總線以便在采樣結束后由ＤＳＰ讀取采樣數(shù)據。

３　海量緩存的設計實現(xiàn)

本系統(tǒng)使用了兩片２５６ｋ１６ｂｉｔ容量的ＳＲＡＭ作為高速緩存，系統(tǒng)中的４個通道可同時存儲每通道１２８ｋ點采樣數(shù)據。在２５ＭＨｚ的采樣頻率下，一次可采集存儲５ｍｓ多的波形數(shù)據。對于超聲信號的單次發(fā)射／接收來說，這種采樣時間長度已經足夠了，但是對于多批次采樣數(shù)據的存儲就比較困難了。若要通過ＰＣＩ總線、ＵＳＢ接口等快速通訊方式將采樣數(shù)據傳到主機進行處理或存入硬盤，則應滿足實時傳輸采樣數(shù)據所需要的巨大總線帶寬。以２５ＭＨｚ、１２ｂｉｔ采樣精度為例，４個通道同時采樣將產生１５０ＭＢ／ｓ的數(shù)據流，這對于任何總線來說都難以做到。解決的辦法是在數(shù)據采集板上采用ＤＳＰ對采集的數(shù)據進行預處理，以使處理后的數(shù)據量大大減少，然后再上傳給主機以減輕總線傳輸壓力和主機處理負擔，從而避免數(shù)據通訊瓶頸。這種由板上ＤＳＰ執(zhí)行計算密集型任務并由上位主機進行調度管理的分布式處理機制可廣泛用于許多高速數(shù)據采集與處理系統(tǒng)中。而為板上ＤＳＰ配備大容量內存來作為它的程序和數(shù)據存儲器是十分必要的?？紤]到本系統(tǒng)所用ＤＳＰ的結構特點和大容量采樣數(shù)據的存儲需要，筆者選用ＳＤＲＡＭ作為板上海量內存。

系統(tǒng)中的ＤＳＰ為Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ公司的ＡＤＳＰ－２１０６５Ｌ，這是一款性價比很高的３２位浮點ＤＳＰ。其峰值浮點運算速度為１８０Ｍ ＦＬＯＰＳ，片內帶有６８ｋＢ的ＲＡＭ，可用于程序或數(shù)據內存，片外數(shù)據總線為３２位，片外地址總線為２４位，具有４個片選信號輸出，每個片選信號的尋址空間可達６４ＭＢ，另外，它還具有多個高速同步串口以及強大的ＤＭＡ功能。而最有特色的一點是其內部集成了一個ＳＤＲＡＭ控制器，因此能夠直接驅動外部ＳＤＲＡＭ。通常ＳＤＲＡＭ的控制是比較復雜的，需要按時序規(guī)定驅動它的行、列選通線并分時提供行、列地址，另外還要定時刷新。一般是由專門的ＳＤＲＡＭ控制器對其操作，或采用ＦＰ-ＧＡ設計ＳＤＲＡＭ控制器，但這都會增大系統(tǒng)的復雜度。而ＡＤＳＰ－２１０６５Ｌ能直接驅動和控制片外ＳＤＲＡＭ，使用時只要在程序中設置好相關的寄存器，然后用一條指令啟動ＳＤＲＡＭ的上電時序即可。此后程序對ＳＤＲＡＭ的訪問操作都是透明的，可象訪問普通片外ＳＲＡＭ一樣訪問它，因此非常方便，故可使用大容量（可達６４ＭＢ）高速廉價的ＳＤＲＡＭ芯片作為ＡＤＳＰ－２１０６５Ｌ的海量片外存儲器。本系統(tǒng)使用兩片４Ｍ１６ｂｉｔ的ＳＤＲＡＭ芯片ＨＹ５７Ｖ６４１６２０來構成１６ＭＢ的海量緩存（參見圖１）。這樣，１６ＭＢ的存儲容量如果都用來轉存采樣數(shù)據的話，可以存儲４個通道同時采集的２Ｍ點數(shù)據，在２５ＭＨｚ的采樣率下可達到０．０８ｓ的總記錄時間，這對于本系統(tǒng)而言已經足夠了。而且通過選用更大容量的ＳＤＲＡＭ芯片還可方便地將海量緩存的容量擴充到３２ＭＢ、６４ＭＢ。

為了將多次Ａ／Ｄ采樣數(shù)據從高速緩存轉送到海量緩存，如果讓ＡＤＳＰ－２１０６５Ｌ用指令的方式從片外高速緩存中讀取采樣數(shù)據，然后寫入片外海量緩存，將會大量占用ＡＤＳＰ的運行時間，而且傳輸速度也較慢。為此，筆者采用ＡＤＳＰ的ＤＭＡ功能進行傳送。ＡＤＳＰ－２１０６５Ｌ具有多個ＤＭＡ通道（其中包括兩個外部口ＤＭＡ通道），因而可進行高速數(shù)據傳輸。它的外部口ＤＭＡ通道本來就可以完成外存與外設之間的ＤＭＡ傳輸，但是若二者之一是ＳＤＲＡＭ則不行。所以，實際使用時一般通過ＡＤＳＰ－２１０６５Ｌ的片內ＲＡＭ來中轉，然后再完成高速緩存到海量緩存的數(shù)據傳輸，具體做法如圖４所示。

ＡＤＳＰ內部開設有１ｋ３２ｂｉｔ的ＲＡＭ塊構成中轉區(qū)，可利用外部口ＤＭＡ通道０進行Ａ／Ｄ高速緩存到片內ＲＡＭ的ＤＭＡ傳輸，同時利用外部口ＤＭＡ通道１來進行片內ＲＡＭ區(qū)到海量緩存ＳＤＲＡＭ的ＤＭＡ傳輸。在６０ＭＨｚ的ＡＤＳＰ主頻下，前者的ＤＭＡ傳輸速度可達１２０ＭＢ／ｓ，后者的ＤＭＡ傳輸速度可達２４０ＭＢ／ｓ。當外部口ＤＭＡ通道０完成一次傳輸后，系統(tǒng)將啟動外部口ＤＭＡ通道１的ＤＭＡ傳輸；而當后者的ＤＭＡ傳輸完成后?系統(tǒng)將再次啟動前者的ＤＭＡ傳輸。如此循環(huán)下去，直至Ａ／Ｄ高速緩存中的１ＭＢ采樣數(shù)據都倒入ＳＤＲＡＭ海量緩存為止，該過程大約需要１３．１ｍｓ。

４　結論與改進

通過對高速數(shù)據采集系統(tǒng)中幾種Ａ／Ｄ采樣高速緩存的實現(xiàn)方案進行對比分析，結合本系統(tǒng)的結構特點和性能要求，采用ＳＲＡＭ作為Ａ／Ｄ高速緩存所構成的采集系統(tǒng)具有速度高、容量大、控制方便、價格適中等優(yōu)點。選用高速、大容量、低價格的ＳＤＲＡＭ作為海量緩存則可通過其外部口ＤＭＡ通道將高速緩存中的采樣數(shù)據倒入海量緩存。這種設計使系統(tǒng)的Ａ／Ｄ采樣存儲兼具高速和海量的優(yōu)點，同時具有很高的性能價格比。而其尚存的不足之處是：ＡＤＳＰ和Ａ／Ｄ轉換器通過切換總線方式分時訪問高速緩存在一定程度上影響了系統(tǒng)的實時性。作為改進措施可以引入雙體存儲交替訪問的方案，即再增加兩片ＩＳ６１ＬＶ２５６１６做成一組高速緩存以和已有的兩片ＩＳ６１ＬＶ２５６１６構成雙體存儲區(qū)。由于該方式中的ＡＤＳＰ和Ａ／Ｄ轉換器以乒乓方式交替訪問這兩組緩存，因此，ＡＤＳＰ和Ａ／Ｄ轉換器能并行工作而無需互相等待，從而提高系統(tǒng)的實時性。