基于FPGA的FIR數(shù)字濾波器設(shè)計方案(一)

在Matlab/Simulink環(huán)境下，采用DSP Builder模塊搭建FIR模型，根據(jù)FDATool工具對FIR濾波器進行了設(shè)計，然后進行系統(tǒng)級仿真和ModelSim功能仿真，其仿真結(jié)果表明其數(shù)字濾波器的濾波效果良好。通過SignalCompiler把模型轉(zhuǎn)換成VHDL語言加入到FPGA的硬件設(shè)計中，從QuartusⅡ軟件中的虛擬邏輯分析工具SignalTapⅡ中得到數(shù)字濾波器實時的結(jié)果波形圖，結(jié)果符合預期。

　　0 引言

　　在信息信號處理過程中，數(shù)字濾波器是信號處理中使用最廣泛的一種方法。通過濾波運算，將一組輸入數(shù)據(jù)序列轉(zhuǎn)變?yōu)榱硪唤M輸出數(shù)據(jù)序列，從而實現(xiàn)時域或頻域中信號屬性的改變。常用的數(shù)字濾波器可分為有限脈沖響應（FIR）濾波器和無限脈沖響應（IIR）濾波器兩種。其中，F(xiàn)IR數(shù)字濾波器具有嚴格的線性相位，而且非遞歸結(jié)構(gòu)也保證了運算的穩(wěn)定性。在實時性要求比較高的應用場合，采用可編程芯片FPGA加以實現(xiàn)，相比于DSP芯片或?qū)Ｓ眯酒膶崿F(xiàn)方法，具有高速、高精度、高靈活性的優(yōu)點。本文在采取了一種基于FPGA和DSP Builder的方法設(shè)計FIR數(shù)字濾波器時，采用了層次化、模塊化的設(shè)計思想，遵循DSP Builder的設(shè)計開發(fā)流程，在Matlab/Simulink 中建立模型并進行系統(tǒng)級仿真，再進行Verilog語言轉(zhuǎn)換，ModelSim仿真驗證無誤后實現(xiàn)了FIR數(shù)字濾波器的實時測試。

　　1 FIR 數(shù)字濾波器的基本原理及結(jié)構(gòu)

　　對于一個FIR濾波器系統(tǒng)，它的沖擊響應總是有限長的，其系統(tǒng)函數(shù)可以記為：

　　式中：x（n） 是輸入采樣序列；h（i） 是濾波器系數(shù)；k 是濾波器階數(shù)；y（n） 表示濾波器的輸出序列。

　　圖1為k 階FIR數(shù)字濾波器的結(jié)構(gòu)框圖。

　　2 FIR 數(shù)字濾波器的設(shè)計流程

　　該設(shè)計流程主要涉及到Matlab/Simulink、DSPBuilder和Quartus Ⅱ等工具軟件的開發(fā)設(shè)計。整個設(shè)計流程，包括從系統(tǒng)描述直至硬件實現(xiàn)，可以在一個完整的設(shè)計環(huán)境中完成，如圖2所示。

　?。?）Matlab/Simulink 中設(shè)計輸入，即在Matlab 的Simulink環(huán)境中建立一個擴展名為mdl的模型文件，用圖形方式調(diào)用Altera DSP Builder 和其他Simulink庫中的圖形模塊（Block），構(gòu)成系統(tǒng)級或算法級設(shè)計框圖（或稱Simulink設(shè)計模型）。

　?。?）利用Simulink的圖形化仿真、分析功能，分析此設(shè)計模型的正確性，完成模型仿真，也叫系統(tǒng)級仿真。

　?。?）DSP Builder設(shè)計實現(xiàn)的關(guān)鍵一步，通過Signal-Compiler把Simulink的模型文件轉(zhuǎn)化成通用的硬件描述語言Verilog文件。

　　（4）轉(zhuǎn)換好的Verilog源代碼用ModelSim軟件進行功能仿真，驗證Verilog文件的正確性。接下來的幾個步驟是對以上設(shè)計產(chǎn)生的Verilog的RTL代碼和仿真文件在Quartus Ⅱ工具軟件中進行綜合、編譯適配，生成擴展名為。sof的文件加載到FPGA硬件系統(tǒng)中。