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FPGA系統(tǒng)設(shè)計(jì)黃金法則

作者：時(shí)間：2013-09-28 來源：網(wǎng)絡(luò)

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rmal; LETTER-SPACING: normal; webkit-text-size-adjust: auto; orphans: 2; widows: 2; webkit-text-stroke-width: 0px">　　同步電路和異步電路是FPGA設(shè)計(jì)的兩種基本電路結(jié)構(gòu)形式。

　　異步電路的最大缺點(diǎn)是會(huì)產(chǎn)生毛刺。同步設(shè)計(jì)的核心電路是由各種觸發(fā)器構(gòu)成的。這類電路的任何輸出都是在某個(gè)時(shí)鐘的邊沿驅(qū)動(dòng)觸發(fā)器產(chǎn)生的。所以，同步設(shè)計(jì)可以很好地避免毛刺的產(chǎn)生。

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