低功耗6管SRAM單元設計方案

引言

　　在傳統(tǒng)6T-SRAM結構里，數(shù)據(jù)存儲節(jié)點通過存取管直接連接到位線上。這樣在讀過程中，由于存取管和下拉管之間的分壓作用會使存儲節(jié)點數(shù)據(jù)受到干擾，另外由于這種直接讀/寫機制會使存儲節(jié)點很容易受到外部噪聲的影響從而可能導致邏輯錯誤。

　　除了數(shù)據(jù)的穩(wěn)定性問題之外，不斷增大的芯片漏電流也是另一個需要考慮的問題。在現(xiàn)代高性能微處理器，超過40%的功耗是由于泄漏電流引起的。隨著越來越多的晶體管集成到微處理器上，漏電功耗的問題將會更加突出。此外，漏電是待機模式下惟一的能耗來源，SRAM單元是漏電流的一個重要來源。

　　本文在分析傳統(tǒng)6T-SRAM基礎上，并基于以上考慮，提出了一種高可靠性低功耗的新6管SRAM單元。由于讀電流與噪聲容限的沖突，這個結構采用讀/寫分開機制，將存儲節(jié)點和讀輸出分開，從而不會使位線的波動干擾到存儲節(jié)點的值;另外，每次讀或寫過程中，只需要一個位線參與工作，因此相比較而言，降低了功耗，仿真結果顯示這種結構讀/寫速度也和普通6管SRAM相差無幾。

　　1 6T-SRAM存儲單元簡介

　　6管存儲單元結構如圖1所示。

　　1.1 6管單元結構及工作原理

　　6T-SRAM單元結構晶體管級電路如圖1所示，它由6個管子組成，整個單元具有對稱性。其中M1～M4構成雙穩(wěn)態(tài)電路，用來鎖存1位數(shù)字信號。M5，M6是傳輸管，它們在對存儲器進行讀/寫操作時完成將存儲單元與外圍電路進行連接或斷開的作用。對單元的存取通過字線WL(Word Line)使能，字線WL為高電平時傳輸管導通，使存儲單元的內容傳遞到位線BL(Bit Line)，單元信息的反信號傳遞到位線

，外圍電路通過BL和

讀取信息。寫操作時，SRAM單元陣列的外圍電路將電壓傳遞到BL和

上作為輸入，字線WL使能后，信息寫入存儲單元。