∑-△ADC的降采樣濾波器方案
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4.1.4 時鐘的處理
系統(tǒng)用到了多個分頻時鐘，為了方便后面布局布線做時鐘樹，本設(shè)計采用計數(shù)器產(chǎn)生使能信號進行分頻。
4.1.5 Design Compiler綜合
本設(shè)計采用SMIC 0.18μm CMOS工藝庫，將編寫的Verilog代碼用Synopsy的Design Compiler綜合，通過加上適當?shù)募s束條件反復優(yōu)化，最終得到綜合結(jié)果。綜合結(jié)果通過Synopsys VCS仿真驗證。
4.2 版圖設(shè)計 
本設(shè)計采用Cadence Encounter對綜合后的濾波器的門級網(wǎng)表進行布局布線，圖5是完成布局布線后的版圖。芯片主要參數(shù)如表7所示。
5 芯片測試
在模擬三階CRFB結(jié)構(gòu)的∑-△調(diào)制器輸入的情況下，通過邏輯分析儀采集輸入為150 kHz正弦信號的輸出數(shù)據(jù)，并由計算得到的頻譜如圖6所示，信號與噪聲加失真比(SINAD)大于86 dB，滿足性能指標要求。
6 結(jié)論
通過Synopsy的Design Compiler進行電路綜合和Cadence Encounter進行布局布線，采用SMIC 0.18μm CMOS工藝實現(xiàn)。系統(tǒng)仿真和芯片測試結(jié)果表明，性能滿足設(shè)計指標要求。
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