基于DDS+PLL在電臺設計中的應用

PLL(鎖相環(huán))頻率合成通過鎖相環(huán)完成頻率的加、減、乘、除運算。該方法結構簡單、便于集成，且輸出頻率高、頻譜純度高，目前使用比較廣泛，但存在高分辨率和快轉換速度之間的矛盾，一般只能用于大步進頻率合成技術中。DDS(直接數(shù)字合成)是近年來迅速發(fā)展起來的一種新的頻率合成方法。這種方法簡單可靠、控制方便，且具有很高的頻率分辨率和轉換速度，缺點是輸出頻率不能太高。如果把兩者結合起來，用DDS的輸出作為PLL的參考信號，就能滿足現(xiàn)代電臺對頻率合成器的設計要求。本文將介紹DDS和PLL的工作原理，并結合一電臺(工作頻率2 MHz～500 MHz)的設計，給出DDS做參考的PLL頻率合成器的設計方案。

　　1 DDS的結構及工作原理

　　DDS的基本結構由參考時鐘、相位累加器、ROM、DAC(數(shù)模轉換器)和LPF(低通濾波器)組成，見圖1。

　　DDS的工作原理是：在參考時鐘fr的控制下，頻率控制字K由累加器得到相應的相位數(shù)據(jù)，把此數(shù)據(jù)作為取樣地址，來尋址正弦ROM表進行相位-幅度變換，輸出不同的幅度編碼;再經(jīng)DAC得到相應的階梯波;最后經(jīng)LPF對階梯波進行平滑處理，即可得到由頻率控制字決定的連續(xù)變化的輸出正弦波。見圖2。

　　DDS的輸出頻率fo、參考時鐘頻率fr、相位累加器長度N以及頻率控制字K之間的關系為：

　　DDS的頻率分頻率為：

　　由于DDS的最大輸出頻率受奈斯特取樣定理限制，所以fmax=f/2。

2 PLL的結構及工作原理

　　設計中通常采用數(shù)字鎖相頻率合成法，其基本結構由參考時鐘fr、VCO(壓控振蕩器)、程序分頻器(÷N)、PD(鑒相器)、LPF等組成。見圖3。

　　當PLL達到穩(wěn)定狀態(tài)后，若輸入信號為一固定頻率的正弦波，則VCO的輸出信號頻率經(jīng)程序分頻器分頻后與輸入信號頻率相等，它們之間的相位差為一常值。這種狀態(tài)為環(huán)路的鎖定狀態(tài)。此時有：

　　3 基于DDS的頻率合成器的設計

　　3.1 電臺整機方案

　　該電臺工作頻率范圍為2 MHz～500 MHz，具有調(diào)頻、調(diào)幅(包括單邊帶)、調(diào)相(QPSK)等功能，還可工作于跳擴頻方式。在短波頻段(2 MHz～30 MHz)要求調(diào)諧間隔為10 Hz，其余頻段為100 Hz。設計中采用二次變頻方案，第一中頻取160MHz，第二中頻取10.7 MHz。當然，對于160 MHz附近頻段，只采用一次變頻至10.7 MHz。第二中頻以下采用數(shù)字化處理。簡化原理框圖如圖4所示。