CS5396/97的超高精度數(shù)據(jù)采集系統(tǒng)中的應(yīng)用

摘要：24位∑-Δ A/D變換器CS5397/97的特性及其在超高精度數(shù)據(jù)采集系統(tǒng)中的應(yīng)用。在給出的由DSP（TMS320C32）、FPGA（XC3064）、FIFO寄存器等構(gòu)成的實(shí)際應(yīng)用系統(tǒng)中，數(shù)據(jù)采集的動態(tài)范圍可達(dá)100dB（當(dāng)正弦信號的峰-峰值為3V時）。

在測量、工業(yè)控制系統(tǒng)中，A/D變換器的數(shù)據(jù)采集精度對系統(tǒng)的性能有著至關(guān)重要的影響。傳統(tǒng)的A/D器件，大都采用逐次逼近方式，而CS5396/97[1]采用了∑-Δ技術(shù)，可實(shí)現(xiàn)24位的高分辨率?！?Δ技術(shù)的本質(zhì)是采用負(fù)反饋方式逐步減小輸入模擬信號與DAC反饋信號的差值，∑-Δ A/D器件比傳統(tǒng)的逐次逼近方式的A/D器件性能好。CS5396/97構(gòu)成的數(shù)據(jù)采集系統(tǒng)具有高分辨率、寬動態(tài)范圍、高信噪比等特點(diǎn)，特別適合于高精度數(shù)據(jù)采集的場合。

1 CS5396/97的主要性能

CS5396/97是一個完整的數(shù)字視頻模/數(shù)轉(zhuǎn)換系統(tǒng)，它能完成采樣、模/數(shù)轉(zhuǎn)換、數(shù)字濾波等，對左/右兩個模擬信號輸入通道進(jìn)行約100kHz的采樣，并以24位串行數(shù)據(jù)（校正和濾波后，動態(tài)范圍為120dB）輸出轉(zhuǎn)換結(jié)果。CS5396/97具有一個七階三態(tài)∑-Δ調(diào)制器（可選擇64位或128倍的過采樣率），A/D變換器的輸入采用差動結(jié)構(gòu)以便消除共模噪聲干擾。CS5396/97主要性能特點(diǎn)是：

（1）高精度24位輸出；

（2）120dB動態(tài)范圍；

（3）低噪聲、噪聲分離度>105dB THD+N；

（4）CMOS工藝器件；

（5）可變頻率的采樣時鐘；

（6）差動的模擬信號輸入；

（7）具有線性相位數(shù)字濾波器；

（8）具有10節(jié)點(diǎn)的可編程序噪聲抑制濾波器；

（9）單一+5V DC供電。

CS5396/97可工作于兩種工作方式：獨(dú)立工作方式和受控工作方式。至于選擇哪一種工作方式，取決于系統(tǒng)加電時CS5396的"SDATA1"引腳的狀態(tài)（1：對應(yīng)于"受控方式"；0：對應(yīng)于"獨(dú)立工作方式"）。在獨(dú)立工作方式下，CS5396的時鐘主/從方式選擇、省電模式控制、標(biāo)定過程控制等均由CS5396的外部引腳狀態(tài)確定。在受控工作方式，CS5396的時鐘主/從方式選擇、省電模式控制、SDATA1/SDATA2數(shù)據(jù)輸出選擇、同步方式、過采樣率（64倍或128倍）、高通濾波器的使能/禁止、A/D輸出數(shù)據(jù)的位數(shù)（24位、16位、18位或20位）及數(shù)據(jù)對齊方式（左對齊格式/I2S數(shù)據(jù)格式）等均由A/D內(nèi)部的控制寄存器中的控制字確定。受控工作方式可實(shí)現(xiàn)DSP（或其它微控制器）對A/D變換器的全面控制；而獨(dú)立工作方式僅能部分地選擇A/D變換器的工作參量。所以在一般情況下，應(yīng)選擇受控工作方式。本文將對受控工作方式進(jìn)行比較詳細(xì)的討論。CS5396器件的引腳及意義描述如圖1所示。

2 基于CS5396/97的DSP高精度數(shù)據(jù)采集系統(tǒng)

圖2是由DSP（TMS320C32）、程序/數(shù)據(jù)存儲器、24位FIFO存儲器、現(xiàn)場可編程序器件FPGA（完成A/D變換的串行數(shù)據(jù)并行數(shù)據(jù)的轉(zhuǎn)換及各存儲器的地址譯碼/讀寫控制等邏輯控制功能）和CS5396/97等構(gòu)成的高精度數(shù)據(jù)采集數(shù)據(jù)。

2.1 A/D數(shù)據(jù)緩沖器FIFO及FPGA電路

A/D數(shù)據(jù)緩沖器FIFO的長度為4K，位數(shù)為24位，對應(yīng)于TMS320C32的數(shù)據(jù)總線的低25位，即D[24:0]。其中低24位（D[23：0]）為A/D數(shù)據(jù)，最高1位（D[24]）為通道號。A/D輸入 有2個通道，數(shù)據(jù)安排為：先左（第1通道）后右（第2通道），數(shù)據(jù)編碼為二進(jìn)制補(bǔ)碼。

因?yàn)镃S5396的24位A/D轉(zhuǎn)換結(jié)果是以串行數(shù)據(jù)（以時鐘SCLK為基準(zhǔn)）輸出的，為了存儲A/D轉(zhuǎn)換結(jié)果，必須將這24位串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，然后再存儲到24位FIFO RAM中。串-并轉(zhuǎn)換電路是由FPGA器件XC3064[2]來完成的。

2.2 A/D控制口

系統(tǒng)有兩個模擬輸入通道，用1片CS5396-KS實(shí)現(xiàn)，工作在受控方式。TMS320C32（A/D控制）通過A/D控制口，可設(shè)置它們的工作模式（過采樣率、主/從模式、數(shù)據(jù)格式選擇、高通濾波禁止等）。

系統(tǒng)要求：過采樣率為64倍；工作在主模式；數(shù)據(jù)格式為I2S；禁止高通濾波。

2.2.1 控制寄存器

CS5396/97器件內(nèi)部含有若干個控制寄存器，DSP可對其進(jìn)行讀/寫，用于設(shè)置CS5396的工作方式。

（1）模擬控制寄存器（地址00000001）

FSTART：置1開始同步工作，自動清零；

GNDCAL：置1使模擬輸入接Vcom，用于自校正；

AAPD：置1使模擬部分進(jìn)入省電模式；

ADPD：置1使數(shù)字部分進(jìn)入省電模式；

1BIT：測試位，必須保持為0。

（2）模式寄存器（地址00000010）

128x/64x：過采樣率選擇

0為64位過采樣率；1為120倍過采樣率。

CAL：置1，初始化自校正，自動清零。

SIGN：置1使模擬輸入反向。

LR/LL：輸出模式選擇

0為輸出先左后右；1為SDATA1輸出左通道，

SDATA2輸出右通道。

HPEN：高通濾波器

0為允許高通濾波器；1為禁止高通濾波器。

S/M：主/從模式選擇

0為主模式；1為從模式。

DFS：數(shù)據(jù)格式選擇

0為左對齊格式；1為I2C格式。

MUTE：置1，輸出全為0.

2.2.2 A/D控制口操作流程

（1）上電后DSP設(shè)置控制字，使A/D工作。

（2）檢查A/D控制寄存器滿標(biāo)志，滿則等待，不滿則進(jìn)行下一步。

（3）對A/D控制口作寫操作，16位數(shù)據(jù)。高8位為寄存器地址，低8位為相應(yīng)的數(shù)據(jù)。

2.2.3 A/D自動正流程

（1）置FSTART位。

（2）置GNDCAL位。

（3）置CAL位。

（4）等160ms。

（5）清GNDCAL位。

2.2.4 TMS320C32對A/D的操作流程

（1）設(shè)置控制字。

（2）設(shè)置A/D工作模式。

（3）置FSTART位。

（4）延遲10s，使Vref達(dá)到穩(wěn)定。

（5）對A/D進(jìn)行自校正。

（6）等A/D采樣數(shù)據(jù)。

2.2.5 控制字

（1）模式控制字：

020AH，高通濾波器無效、主模式、I2C格式；

020EH，高通濾波器無效、從模式、I2C格式工。

（2）多片A/D同步控制字：0180H。

（3）置GHDCAL控制字：0140H。

（4）自校正控制字：024AH，主模式；024EH，從模式。

3 采樣結(jié)果分析

當(dāng)用標(biāo)準(zhǔn)的信號源設(shè)定模擬輸入信號頻率為1kHz、幅度為3V時，A/D變換器的采樣結(jié)果與功率譜估計結(jié)構(gòu)（采樣數(shù)據(jù)通過DSP系統(tǒng)中的USB總線接口傳送至PC機(jī)后的處理結(jié)果）如圖3和圖4所示。這里將CS5396設(shè)置成主動工作方式（模式控制字為020AH）、24位輸出、主時鐘MCLK=MCLKA=MCLKD=12.288MHz、64倍的過采樣率（采樣頻率Fs=MCLK/64=48kHz，串行時鐘SCLK=MCLK/4=3.072MHz)，采樣點(diǎn)數(shù)N=1024。在上述條件下，A/D變換器采樣數(shù)據(jù)在頻率域（功率譜密度）的動態(tài)范圍并且信噪比在95dB以上，達(dá)到了非常高的采樣精度。由此可見，基于CS5396/97的數(shù)據(jù)采集系統(tǒng)可用于需要較高采樣精度、且信號帶寬在20kHz以內(nèi)的場合。這種系統(tǒng)具有較高的使用價值和推廣價值。