超低功耗、高集成的模擬前端芯片ＭＡＸ５８６５是針對(duì)便攜式通信設(shè)備例如手機(jī)、ＰＤＡ、ＷＬＡＮ以及３Ｇ無(wú)線終端 而設(shè)計(jì)的，芯片內(nèi)部集成了雙路８位接收ＡＤＣ和雙路１０位發(fā)送ＤＡＣ，可在４０Ｍｓｐｓ轉(zhuǎn)換速率下提供超低功耗與更高的動(dòng)態(tài)性能。芯片中的ＡＤＣ模擬輸入放大器為全差分結(jié)構(gòu)，可以接受１ＶＰ－Ｐ滿量程信號(hào)；而ＤＡＣ模擬輸出則是全差分信號(hào)，在１．４Ｖ共模電壓下的滿量程輸出范圍為４００ｍＶ。利用兼容于ＳＰＩＴＭ和ＭＩＣＲＯＷＩＲＥＴＭ的３線串行接口可對(duì)工作模式進(jìn)行控制，并可進(jìn)行電源管理，同時(shí)可以選擇關(guān)斷、空閑、待機(jī)、發(fā)送、接收及收發(fā)模式。通過(guò)３線串口將器件配置為發(fā)送、接收或收發(fā)模式，可使ＭＡＸ５８６５工作在ＦＤＤ或ＴＤＤ系統(tǒng)。在ＴＤＤ模式下，接收與發(fā)送ＤＡＣ可以共用數(shù)字總線，并可將數(shù)字Ｉ／Ｏ的數(shù)目減少到一組１０位并行多路復(fù)用總線；而在ＦＤＤ模式下，ＭＡＸ５８６５的數(shù)字Ｉ／Ｏ可以被配置為１８位并行多路復(fù)用總線，以滿足雙８位ＡＤＣ與雙１０位ＤＡＣ的需要。
１ ＭＡＸ５８６５的工作原理
圖１所示為ＭＡＸ５８６５內(nèi)部結(jié)構(gòu)原理框圖，其中，ＡＤＣ采用七級(jí)、全差分、流水線結(jié)構(gòu)，可以在低功耗下進(jìn)行高速轉(zhuǎn)換。每半個(gè)時(shí)鐘周期對(duì)輸入信號(hào)進(jìn)行一次采樣。包括輸出鎖存延時(shí)在內(nèi)，通道Ｉ的總延遲時(shí)間為５個(gè)時(shí)鐘周期，而通道Ｑ則為５．５個(gè)時(shí)鐘周期，圖２給出了ＡＤＣ時(shí)鐘、模擬輸入以及相應(yīng)輸出數(shù)據(jù)之間的時(shí)序關(guān)系。ＡＤＣ的滿量程模擬輸入范圍為ＶＲＥＦ，共模輸入范圍為ＶＤＤ／２±０．２Ｖ。ＶＲＥＦ為ＶＲＥＦＰ與ＶＲＥＦＮ之差。由于ＭＡＸ５８６５中的ＡＤＣ前端帶有寬帶Ｔ／Ｈ放大器，因此，ＡＤＣ能夠跟蹤并采樣／保持高頻模擬輸入＞奈魁斯特頻率 。使用時(shí)可以通過(guò)差分方式或單端方式驅(qū)動(dòng)兩路ＡＤＣ輸入ＩＡ＋ ＱＡ＋ ＩＡ－與ＱＡ－ 。為了獲得最佳性能，應(yīng)該使ＩＡ＋與ＩＡ－以及ＱＡ＋與ＱＡ－間的阻抗相匹配，并將共模電壓設(shè)定為電源電壓的一半ＶＤＤ／２ 。ＡＤＣ數(shù)字邏輯輸出ＤＡ０～ＤＡ７的邏輯電平由ＯＶＤＤ決定，ＯＶＤＤ的取值范圍為１．８Ｖ至ＶＤＤ，輸出編碼為偏移二進(jìn)制碼。數(shù)字輸出ＤＡ０～ＤＡ７的容性負(fù)載必須盡可能低＜１５ｐＦ ，以避免大的數(shù)字電流反饋到ＭＡＸ５８６５的模擬部分而降低系統(tǒng)的動(dòng)態(tài)性能。通過(guò)數(shù)字輸出端的緩沖器可將其與大的容性負(fù)載相隔離。而在數(shù)字輸出端靠近ＭＡＸ５８６５的地方串聯(lián)一個(gè)１００Ω電阻，則有助于改善ＡＤＣ性能。
ＭＡＸ５８６５的１０位ＤＡＣ可以工作在高達(dá)４０ＭＨｚ的時(shí)鐘速率下，兩路ＤＡＣ的數(shù)字輸入ＤＤ０～ＤＤ９將復(fù)用１０位總線。電壓基準(zhǔn)決定了數(shù)據(jù)轉(zhuǎn)換器的滿量程輸出。ＤＡＣ采用電流陣列技術(shù)，用１ｍＡ１．０２４Ｖ基準(zhǔn)下 滿量程輸出電流驅(qū)動(dòng)４００Ω內(nèi)部電阻可得到±４００ｍＶ的滿量程差分輸出電壓。而采用差分輸出設(shè)計(jì)時(shí)，將模擬輸出偏置在１．４Ｖ共模電壓，則可驅(qū)動(dòng)輸入阻抗大于７０ｋΩ的差分輸入級(jí)，從而簡(jiǎn)化ＲＦ正交上變頻器與
模擬前端電路的接口。ＲＦ上變頻器需要１．３Ｖ至１．５Ｖ的共模偏壓，內(nèi)部直流共模偏壓在保持每個(gè)發(fā)送ＤＡＣ整個(gè)動(dòng)態(tài)范圍的同時(shí)可以省去分立的電平偏移設(shè)置電阻，而且不需要編碼發(fā)生器產(chǎn)生電平偏移。圖２（ｂ）給出了時(shí)鐘、輸入數(shù)據(jù)與模擬輸出之間的時(shí)序關(guān)系。一般情況下，Ｉ通道數(shù)據(jù)ＩＤ 在時(shí)鐘信號(hào)的下降沿鎖存，Ｑ通道數(shù)據(jù)ＱＤ 則在時(shí)鐘信號(hào)的上升沿鎖存。Ｉ與Ｑ通道的輸出同時(shí)在時(shí)鐘信號(hào)的下一個(gè)上升沿被刷新。
３線串口可用來(lái)控制ＭＡＸ５８６５的工作模式。上電時(shí)，首先必須通過(guò)編程使ＭＡＸ５８６５工作在所希望的模式下。利用３線串口對(duì)器件編程可以使器件工作在關(guān)斷、空閑、待機(jī)、Ｒｘ、Ｔｘ或Ｘｃｖｒ模式下，同時(shí)可由一個(gè)８位數(shù)據(jù)寄存器來(lái)設(shè)置工作模式，并可在所有六種模式下使串口均保持有效。在關(guān)斷模式下，ＭＡＸ５８６５的模擬電路均被關(guān)斷，ＡＤＣ的數(shù)字輸出被置為三態(tài)模式，從而最大限度地降低了功耗；而空閑模式時(shí)，只有基準(zhǔn)與時(shí)鐘分配電路上電，所有其它功能電路均被關(guān)斷，ＡＤＣ輸出被強(qiáng)制為高阻態(tài)。而在待機(jī)狀態(tài)下，只有ＡＤＣ基準(zhǔn)上電，器件的其它功能電路均關(guān)斷，流水線ＡＤＣ亦被關(guān)斷，ＤＡ０～ＤＡ７為高阻態(tài)。
２ ＭＡＸ５８６５的典型應(yīng)用
ＭＡＸ５８６５能以ＦＤＤ或ＴＤＤ模式工作在各種不同的應(yīng)用中如在ＷＣＤＭＡ－３ＧＰＰ ＦＤＤ 與４Ｇ技術(shù)的ＦＤＤ應(yīng)用中工作于Ｘｃｖｒ模式，或在ＴＤ－ＳＣＤＭＡ、ＷＣＤＭＡ－３ＧＰＰＴＤＤ 、ＩＥＥＥ８０２．１１ａ／ｂ／ｇ及ＩＥＥＥ ８０２．１６等ＴＤＤ應(yīng)用中在Ｔｘ與Ｒｘ模式間切換等。在ＦＤＤ模式下，ＡＤＣ和ＤＡＣ可同時(shí)工作，且當(dāng)ｆＣＬＫ 為 ４０ＭＨｚ時(shí)，消耗的功率為７５．６ｍＷ。實(shí)際上，ＡＤＣ總線與ＤＡＣ總線是分開(kāi)的，并與數(shù)字基帶處理器通過(guò)１８位（８位ＡＤＣ與１０位ＤＡＣ）并行總線進(jìn)行連接。而在ＴＤＤ模式下，ＡＤＣ與ＤＡＣ交替工作，ＡＤＣ與ＤＡＣ總線共享，它們一起構(gòu)成１０位并行總線連到數(shù)字基帶處理器，并可通過(guò)３線串行接口選擇Ｒｘ模式以啟用ＡＤＣ或選擇Ｔｘ模式啟用ＤＡＣ。由于在Ｒｘ模式下，ＤＡＣ內(nèi)核被禁用而不能發(fā)送；而Ｔｘ模式下，ＡＤＣ總線為高阻態(tài)，從而消除了雜散輻射，同時(shí)也避免總線沖突。在ＴＤＤ模式下，當(dāng)ｆＣＬＫ為４０ＭＨｚ時(shí)，Ｒｘ模式下的功耗為６３ｍＷ，Ｔｘ模式下的ＤＡＣ功耗為３８．４ｍＷ。
圖３所示是ＭＡＸ５８６５工作在ＴＤＤ模式的應(yīng)用電路，該方案提供了完整的８０２．１１ｂ射頻前端解決方案。由于ＭＡＸ５８６５的ＤＡＣ采用共模電壓為１．４Ｖ的全差分模擬輸出，而ＡＤＣ具有較寬的輸入共模范圍，可以直接與ＲＦ收發(fā)器接口，因此可省去電平轉(zhuǎn)換電路所需要的分立元件和放大器。同時(shí)，由于內(nèi)部產(chǎn)生共模電壓免除了編碼發(fā)生器的電平偏移或由電阻電平偏移引起的衰減，ＤＡＣ保持了全動(dòng)態(tài)范圍。ＭＡＸ５８６５的ＡＤＣ具有１ＶＰ－Ｐ滿量程范圍，可接受ＶＤＤ／２ ±２００ｍＶ 的輸入共模電平。由于可以省去分立的增益放大器與電平轉(zhuǎn)換元件，因此簡(jiǎn)化了ＲＦ正交解調(diào)器與ＡＤＣ之間的模擬接口。
３ 設(shè)計(jì)注意事項(xiàng)
３．１ 系統(tǒng)時(shí)鐘輸入(ＣＬＫ)
ＭＡＸ５８６５芯片的ＡＤＣ與ＤＡＣ共享同一ＣＬＫ輸入，該輸入接受由ＯＶＤＤ設(shè)定的ＣＭＯＳ兼容信號(hào)電平，范圍為１．８Ｖ至ＶＤＤ。由于器件的級(jí)間轉(zhuǎn)換取決于外部時(shí)鐘上升沿和下降沿的重復(fù)性，因此，設(shè)計(jì)時(shí)應(yīng)采用具有低抖動(dòng)、快速上升和下降（＜２ｎｓ）的時(shí)鐘。特別是在時(shí)鐘信號(hào)的上升沿進(jìn)行采樣時(shí)，其上升沿的抖動(dòng)更應(yīng)盡可能地低。任何明顯的時(shí)鐘抖動(dòng)都會(huì)影響片上ＡＤＣ的ＳＮＲ性能。
實(shí)際上，欠采樣應(yīng)用對(duì)時(shí)鐘抖動(dòng)的要求更嚴(yán)格，由于此時(shí)有可能將時(shí)鐘輸入作為模擬輸入對(duì)待，因此，布線時(shí)應(yīng)避開(kāi)任何模擬輸入或其它數(shù)字信號(hào)線。ＭＡＸ５８６５的時(shí)鐘輸入工作在ＯＶＤＤ／２電壓閾值下，能接受５０％±１５％的占空比。
３．２ 基準(zhǔn)配置
ＭＡＸ５８６５內(nèi)部具有精密的１．０２４Ｖ內(nèi)部帶隙基準(zhǔn)，該基準(zhǔn)可在整個(gè)電源供電范圍與溫度范圍內(nèi)保持穩(wěn)定。在內(nèi)部基準(zhǔn)模式下，ＲＥＦＩＮ接ＶＤＤ時(shí)的ＶＲＥＦ是由內(nèi)部產(chǎn)生的０．５１２Ｖ。ＣＯＭ、ＲＥＦＰ、ＲＥＦＮ均為低阻輸出，電壓分別為ＶＣＯＭ＝ＶＤＤ／２、ＶＲＥＦＰ＝ＶＤＤ／２＋ＶＲＥＦ／２、ＶＲＥＦＮ＝ＶＤＤ／２－ＶＲＥＦ／２。分別用０．３３μＦ電容作為ＲＥＦＰ、ＲＥＦＮ與ＣＯＭ引腳的旁路電容，并用０．１μＦ電容將ＲＥＦＩＮ旁路到ＧＮＤ。
在外部基準(zhǔn)模式下，在ＲＥＦＩＮ引腳一般應(yīng)施加１．０２４Ｖ±１０％的電壓。該模式下，ＣＯＭ、ＲＥＦＰ與ＲＥＦＮ均為低阻輸出，電壓分別為ＶＣＯＭ＝ＶＤＤ／２、ＶＲＥＦＰ＝ＶＤＤ／２＋ＶＲＥＦ／４、ＶＲＥＦＮ＝ＶＤＤ／２－ＶＲＥＦ／４。可分別用０．３３μＦ電容作為ＲＥＦＰ、ＲＥＦＮ與ＣＯＭ引腳的旁路電容，并用０．１μＦ電容將ＲＥＦＩＮ旁路到ＧＮＤ。在該模式下，ＤＡＣ的滿量程輸出電壓和共模電壓均與外部基準(zhǔn)成正比。例如，若ＶＲＥＦＩＮ增加１０％（最大值），則ＤＡＣ的滿量程輸出電壓也增加１０％或達(dá)到±４４０ｍＶ，同時(shí)共模電壓也將增加１０％。
３．３ 輸入／輸出耦合電路
通常，ＭＡＸ５８６５在全差分輸入信號(hào)下可提供比單端信號(hào)更好的ＳＦＤＲ與ＴＨＤ性能，尤其是在高輸入頻率的情況下。在差分模式下，當(dāng)輸入ＩＡ＋、Ｉ-Ａ－、ＱＡ＋、ＱＡ－ 對(duì)稱時(shí)，偶次諧波會(huì)更低，并且每路ＡＤＣ輸入僅需要單端模式信號(hào)擺幅的一半。而通過(guò)非平衡變壓器可為單端信號(hào)源至全差分信號(hào)的轉(zhuǎn)換提供出色的解決方案，并可獲得極佳的ＡＤＣ性能。當(dāng)然，在沒(méi)有非平衡變壓器的情況下，也可以使用運(yùn)放來(lái)驅(qū)動(dòng)ＭＡＸ５８６５的ＡＤＣ，此時(shí)，ＭＡＸＩＭ公司的ＭＡＸ４３５３／ＭＡＸ４４５４等運(yùn)放便可提供高速、帶寬、低噪聲與低失真性能，以保持輸入信號(hào)的完整性。
３．４ 線路板布線
ＭＡＸ５８６５需要采用高速電路布線設(shè)計(jì)技術(shù)，電路布局可以參考ＭＡＸ５８６５評(píng)估板數(shù)據(jù)資料。所有旁路電容應(yīng)盡可能靠近器件安裝，并與器件位于電路板的同側(cè)，同時(shí)應(yīng)該選用表貼器件以減小電感?？捎茫埃宝蹋铺沾呻娙菖c２．２μＦ電容并聯(lián)，以將ＶＤＤ旁路到ＧＮＤ；也可用０．１μＦ陶瓷電容與２．２μＦ電容并聯(lián)將ＯＶＤＤ旁路到ＯＧＮＤ；同時(shí)分別用０．３３μＦ陶瓷電容將ＲＥＦＰ、ＲＥＦＮ與ＣＯＭ旁路到ＧＮＤ；而用０．１μＦ電容將ＲＥＦＩＮ旁路到ＧＮＤ。
通過(guò)具有獨(dú)立地平面與電源平面層的多層板可以獲得最佳的信號(hào)完整性。模擬地(ＧＮＤ)與數(shù)字輸出驅(qū)動(dòng)地(ＯＧＮＤ)應(yīng)采用獨(dú)立的地平面，并分別與器件封裝上的物理位置相匹配，ＭＡＸ５８６５裸露的背面焊盤(pán)接到ＧＮＤ平面，兩個(gè)地平面應(yīng)單點(diǎn)相連，以使噪聲較大的數(shù)字地電流不會(huì)影響模擬地平面。兩個(gè)地平面之間空隙上的一點(diǎn)通常是單點(diǎn)共地的最佳位置，可以用一個(gè)低阻值的表貼電阻(１Ω至５Ω)、磁珠或直接短路來(lái)完成該連接。如果該地平面與所有噪聲較大的數(shù)字系統(tǒng)地平面如后續(xù)輸出緩沖器或ＤＳＰ地平面 充分隔離，也可以使所有接地引腳共享同一個(gè)地平面。此外，高速數(shù)字信號(hào)布線應(yīng)遠(yuǎn)離敏感的模擬信號(hào)布線，以確保模擬輸入與相應(yīng)的轉(zhuǎn)換器隔離，減小通道間的串?dāng)_。同時(shí)應(yīng)確保所有信號(hào)引線盡可能短，并應(yīng)避免９０°轉(zhuǎn)角。
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