AVR AT90S1200 IP核設(shè)計(jì)及其復(fù)用技術(shù)

　　下面具體描述FSPLCSOC的驗(yàn)證，SOC設(shè)計(jì)中包含了系統(tǒng)設(shè)計(jì)和模塊設(shè)計(jì)，因此SOC驗(yàn)證一般包含了模塊驗(yàn)證、芯片驗(yàn)證和系統(tǒng)驗(yàn)證三個(gè)部分。由于FSPLCSOC涉及到的主要是數(shù)字IP核，文中采用Altera NioslI開發(fā)板作為設(shè)計(jì)的驗(yàn)證平臺(tái)，該開發(fā)板帶有一個(gè)20多萬(wàn)門的Altera EP20K200EFC484-2的FPGA芯片、撥碼開關(guān)、數(shù)碼顯示器等，用一個(gè)實(shí)際PLC應(yīng)用程序在此開發(fā)板上對(duì)FSPLCSOC進(jìn)行了可行性驗(yàn)證，同時(shí)通過對(duì)AVR編譯器Avral。0的編譯代碼變量中增加PLC指令代碼，使之能夠?qū)L(:指令進(jìn)行編譯。圖5，圖6分別為PLC控制程序的梯形圖及其匯編程序。

圖5 PLC控制程序的梯形圖

　　開發(fā)板的撥碼開關(guān)SWl的1、2、3、4來(lái)模擬上述開關(guān)的閉合，觀察數(shù)碼顯示器Dl數(shù)碼段明暗，驗(yàn)證設(shè)計(jì)的可行性。FSPLCSOC在Altera Nios開發(fā)板的FPGA芯片上進(jìn)行了可行性驗(yàn)證，獲得了理想的運(yùn)行效果:在33MHz晶振下，執(zhí)行基本邏輯指令速度為0。09μ/條，達(dá)到了國(guó)際上大中型PLC的處理速度。

圖6 PSPLC匯編程序

　　5 結(jié)束語(yǔ)

　　目前IC產(chǎn)業(yè)中，SOC已成為最主要的集成電路設(shè)計(jì)方法8位RISC微處理器芯片設(shè)計(jì)正在向SOC化發(fā)展，通過IP核復(fù)用方法以縮短周期、降低成本、提高效率。文中基于IP核復(fù)用和SOC技術(shù)借助ModelSim、Synplify Pro、QuartusⅡ等EDA軟件設(shè)計(jì)了擁有自主知識(shí)產(chǎn)權(quán)的專用PLC微處理器SOC模塊FSPLC，在復(fù)用了第三方AVRAT90SI200IP核基礎(chǔ)上集成了自行設(shè)計(jì)的LP、BP、MBI、CBI、BBI等模塊，具有快速處理PLC梯形圖程序、快速處理IL語(yǔ)句表中復(fù)雜的嵌套邏輯運(yùn)算、PLC之間CAN總線通訊等優(yōu)點(diǎn)。最后采用Altera NiosII作為驗(yàn)證平臺(tái)，對(duì)實(shí)際的PLC應(yīng)用程序做了可行性驗(yàn)證，獲得了理想的效果。