基于DSP、DDS和ARM的雷達(dá)中頻信號(hào)模擬器設(shè)計(jì)與實(shí)現(xiàn)
三片AD9852的控制時(shí)序信號(hào)由EPLD產(chǎn)生。本設(shè)計(jì)采用ALTERRA公司生產(chǎn)的可編程邏輯器件EPM7128AETC100,對(duì)TMS320C6416的高位地址信號(hào)、數(shù)據(jù)信號(hào)和控制信號(hào)編碼,產(chǎn)生三片AD9852全局復(fù)位、讀/寫使能、頻率或相位切換等控制信號(hào)。
2.3.2 時(shí)鐘設(shè)計(jì)
DDS輸出的信號(hào)的頻譜特性在很大程度上取決于參考時(shí)鐘的頻譜特性,參考時(shí)鐘的一些主要特性如相位噪聲、時(shí)鐘抖動(dòng)以及頻率穩(wěn)定度都直接地反映在DDS的輸出信號(hào)上。DDS的時(shí)鐘電路能否設(shè)計(jì)達(dá)到高穩(wěn)定、低噪聲、精確同步直接影響本系統(tǒng)性能的優(yōu)劣。AD9852的參考時(shí)鐘可以采用單端輸入或差分輸入,由于差分信號(hào)可能有效抑制共模噪聲和電磁能量外泄,根據(jù)AD9852對(duì)峰峰值的要求(>400mV),本設(shè)計(jì)采用差分LVPECL邏輯。
本模塊采用40MHz的晶振,經(jīng)緩沖器CY2305輸出三路同步時(shí)鐘,如圖3所示。其中一路接SH853501,將一路LVCMOS時(shí)鐘變成三路差分LVPECL時(shí)鐘后,分別傳送給三片AD9852,經(jīng)片上鎖相環(huán)倍頻形成DDS的系統(tǒng)時(shí)鐘;一路給時(shí)序控制模塊EPLD,將時(shí)鐘信號(hào)分頻后產(chǎn)生三片AD9852的I/O更新時(shí)鐘;另一路作為同步時(shí)鐘供給信號(hào)處理機(jī)。
2.4 通信模塊
雷達(dá)模擬器與CP機(jī)間采用USB通信協(xié)議,由S3C44B0X控制USB接口器件ISP1581實(shí)現(xiàn)。DSP可以通過控制EPLD給信號(hào)處理機(jī)發(fā)送目標(biāo)角度信息,也可以利用多通道緩沖串口向處理機(jī)傳送目標(biāo)信息。本系統(tǒng)提供了衰減控制接口,由DSP產(chǎn)生相應(yīng)的衰減控制字,傳給鎖存器SN75LVC574,控制處理機(jī)上的數(shù)控衰減器。
3 相參脈沖雷達(dá)動(dòng)目標(biāo)信號(hào)的模擬
本系統(tǒng)中的三片DDS以及控制刷新和工作時(shí)序的EPLD采用同一個(gè)時(shí)鐘源,并向信號(hào)處理機(jī)提供同步時(shí)鐘輸出,因此應(yīng)用本系統(tǒng)可設(shè)計(jì)中頻相參雷達(dá)信號(hào)的模擬。
評(píng)論