一種基于鎖相環(huán)的時(shí)鐘系統(tǒng)設(shè)計(jì)

圖3 中的延遲單元及選擇單元可以建立在PMOS型源耦合差分放大器基礎(chǔ)上，該類型放大器帶有NMOS型負(fù)載，它同時(shí)能實(shí)現(xiàn)壓控?cái)[幅調(diào)整，主要通過(guò)調(diào)整電壓及改變有效負(fù)載線來(lái)實(shí)現(xiàn)。電流源的高阻態(tài)增加了對(duì)源耦合部件的電源噪聲抑制，同時(shí)，N阱也有效地隔離了P型襯底上的大量噪聲，增加系統(tǒng)噪音抑制性能。

仿真結(jié)果

使用Cadence中的SpectreRF對(duì)所設(shè)計(jì)電路進(jìn)行仿真，利用0.6μm，3V/5V，雙多晶(Double Poly)、雙鋁(Double Metal)CMOS工藝參數(shù)。VCO是鎖相環(huán)中關(guān)鍵模塊，對(duì)VCO做PSS以及PNoise分析，可得到其相位噪聲圖形，如圖4所示，在100kHz處相位噪聲近似為－110dBc/Hz。圖5是VCO的增益曲線，增益約為380MHz/V，有較好的線性度。

設(shè)計(jì)總結(jié)

由于鎖相環(huán)中包含模擬電路，噪聲干擾也是設(shè)計(jì)中需要克服的問(wèn)題。大型數(shù)字電路翻轉(zhuǎn)所產(chǎn)生的電源噪聲影響鎖相環(huán)中模擬電路的工作，輸出的時(shí)鐘周期將會(huì)因?yàn)殡娫丛肼暬蛘咂渌蓴_源(例如MOS管的熱噪聲)的影響而改變，通常把它稱為輸出“抖動(dòng)”。時(shí)鐘抖動(dòng)將直接影響到集成電路最高的運(yùn)行頻率，因?yàn)樗鼘p少可用的時(shí)鐘周期。隨著可用時(shí)鐘周期減少，在關(guān)鍵路徑上的數(shù)字電路在一個(gè)周期內(nèi)得不到足夠長(zhǎng)的時(shí)間來(lái)處理數(shù)據(jù)，直接導(dǎo)致所謂 “關(guān)鍵路徑錯(cuò)誤”。此外，有大功率芯片干擾或者數(shù)?；旌想娐饭惨r底時(shí)，電源噪聲的影響更加明顯。

Δθ_out=Δf_out/f_m

高頻噪聲和低頻噪聲因產(chǎn)生機(jī)理不同而體現(xiàn)出來(lái)的性能也相差很大,所以在不同的應(yīng)用場(chǎng)合對(duì)其采取的抑制方式也不一樣。低頻噪聲一般包括電源紋波、電阻和晶體管隨機(jī)熱噪聲、晶體管隨機(jī)閃變?cè)肼暤取８哳l噪聲主要是來(lái)自數(shù)字電路的高速翻轉(zhuǎn)以及芯片控制部件的快速切換，在芯片時(shí)鐘設(shè)計(jì)中，該類型噪聲占主導(dǎo)地位。高頻噪聲因?yàn)槠漕l率比較高，所產(chǎn)生的相位偏移Δθ_out比較小，一般高頻噪聲用周期性的“抖動(dòng)”來(lái)描述。

經(jīng)典的鎖相環(huán)路中包含有模擬電路，因此對(duì)噪聲非常敏感，對(duì)于片上集成的鎖相環(huán)路一般采用以下措施來(lái)消除噪聲：

1. 用電源和地線包圍整個(gè)鎖相環(huán)。地線圈能夠使鎖相環(huán)周圍的襯底電位保持穩(wěn)定，恒定的襯底電位能夠抑制噪聲，而輸入輸出單元以及其它邏輯電路引入的噪聲大部分是通過(guò)襯底耦合引入的。

2. 將鎖相環(huán)路的電源線與芯片其它系統(tǒng)的電源線分離。因?yàn)榻?jīng)常在邏輯電路部分或者接口電路部分出現(xiàn)瞬間大電流，導(dǎo)致主電源的電位不斷變化。電源電壓不斷變化將影響鎖相環(huán)噪聲抑制功能，所以在設(shè)計(jì)鎖相環(huán)路的電源以及地時(shí)，應(yīng)該考慮將主電源部分與鎖相環(huán)電源部分分離，并且都用單獨(dú)的引腳給出。

3. 把鎖相環(huán)路的輸入引腳放置在鎖相環(huán)路旁邊，以免其受到電源波動(dòng)以及其它干擾的影響。