基于51單片機(jī)和CPLD的數(shù)字頻率計(jì)的設(shè)計(jì)

　　等精度測(cè)頻原理

　　本系統(tǒng)采用等精度測(cè)頻的原理來(lái)測(cè)量頻率，其原理如圖2所示。

　　圖2 等精度測(cè)頻原理圖

　　圖2中的門(mén)控信號(hào)是可預(yù)置的寬度為T(mén)pr的一個(gè)脈沖。CNT1和CNT2是兩個(gè)可控計(jì)數(shù)器。標(biāo)準(zhǔn)頻率信號(hào)從CNT1的時(shí)鐘輸入端FS輸入，其頻率為Fs；被測(cè)信號(hào)經(jīng)整形后從CNT2的時(shí)鐘輸入端FIN輸入，設(shè)其實(shí)際頻率為Fxe，測(cè)量頻率為Fx。

　 　當(dāng)門(mén)控信號(hào)為高電平時(shí)，被測(cè)信號(hào)的上沿通過(guò)D觸發(fā)器的Q端同時(shí)啟動(dòng)計(jì)數(shù)器CNT1和CNT2。對(duì)被測(cè)信號(hào)Fx和標(biāo)準(zhǔn)頻率信號(hào)Fs同時(shí)計(jì)數(shù)。當(dāng)門(mén)控信號(hào)為 低電平時(shí)，隨后而至的被測(cè)信號(hào)的上沿將使這兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉。設(shè)在一次門(mén)控時(shí)間Tpr中對(duì)被測(cè)信號(hào)計(jì)數(shù)值為Nx，對(duì)標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值為Ns，則：

　　Fx/Nx=Fs/Ns(標(biāo)準(zhǔn)頻率和被測(cè)頻率的門(mén)寬時(shí)間Tpr完全相同)就可以得到被測(cè)信號(hào)的頻率值為:

　　Fx=(Fs/Ns)×Nx

系統(tǒng)硬件電路設(shè)計(jì)

　　1 系統(tǒng)總體設(shè)計(jì)

　　本系統(tǒng)的硬件電路包括鍵盤(pán)控制模塊、顯示模塊、輸入信號(hào)整形模塊以及單片機(jī)主控和CPLD模塊。鍵盤(pán)控制模塊設(shè)置5個(gè)功能鍵和3個(gè)時(shí)間選擇鍵，鍵值的讀入采用一片74LS165來(lái)完成，顯示模塊用8只74LS164完成LED的串行顯示。

　 　系統(tǒng)由一片CPLD完成各種測(cè)試功能，對(duì)標(biāo)準(zhǔn)頻率和被測(cè)信號(hào)進(jìn)行計(jì)數(shù)。單片機(jī)對(duì)整個(gè)測(cè)試系統(tǒng)進(jìn)行控制，包括對(duì)鍵盤(pán)信號(hào)的讀入與處理；對(duì)CPLD測(cè)量過(guò)程 的控制、測(cè)量結(jié)果數(shù)據(jù)的處理；最后將測(cè)量結(jié)果送LED顯示輸出。被測(cè)信號(hào)整形電路主要對(duì)被測(cè)信號(hào)進(jìn)行限幅、放大、再經(jīng)施密特觸發(fā)器整形后送入CPLD。用 50MHz的有源晶振作為CPLD的測(cè)試標(biāo)準(zhǔn)頻率。單片機(jī)由外接12MHz標(biāo)準(zhǔn)晶振提供時(shí)鐘電路。系統(tǒng)組成原理如圖3所示。

　　圖3 系統(tǒng)原理框圖

　　2 CPLD邏輯模塊設(shè)計(jì)

　　根據(jù)等精度測(cè)頻原理，利用VHDL實(shí)現(xiàn)的測(cè)頻頂層電路模塊邏輯結(jié)構(gòu)如圖4所示。

　　圖4 系統(tǒng)頂層模塊圖

　　該模塊由4個(gè)子模塊構(gòu)成。其中CONTROL1為測(cè)頻或測(cè)周期控制模塊；CONTROL2為測(cè)脈寬和占空比控制模塊；CHOICE為自校與測(cè)量選擇模塊；COUNT為基準(zhǔn)頻率和被測(cè)頻率計(jì)數(shù)器模塊。