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FPGA實現(xiàn)視頻廣播接收系統(tǒng)方案

作者: 時間:2011-10-06 來源:網(wǎng)絡(luò) 收藏

一、引 言
  近年來,現(xiàn)場可編程門陣列(FPGA)技術(shù)以其獨有的優(yōu)勢,在電子設(shè)計領(lǐng)域得到越來越廣泛的應(yīng)用。FPGA除具有集成度高、體積小、功耗低、電路簡單、可靠性高等優(yōu)點外,還有自身突出的優(yōu)點,即“現(xiàn)場可編程性”,用戶可以很方便地通過相應(yīng)的軟件,在較短時間內(nèi)對FPGA內(nèi)部邏輯反復(fù)設(shè)計或修改,直到滿意為止。這就大大縮短了開發(fā)周期,提高了最終產(chǎn)品的性能。

  是最廣泛使用的網(wǎng)絡(luò)標(biāo)準(zhǔn)。它成為最受歡迎的技術(shù),不僅因為其在市場上最低的NIC(網(wǎng)絡(luò)接口卡)和HUB端口價格,還因為它具有維護簡單、易于擴充等優(yōu)點。

  本文介紹的視頻廣播接收系統(tǒng)是基于標(biāo)準(zhǔn)(10 Mbps)和快速(100 Mbps)的系統(tǒng)。由于系統(tǒng)的主要部分采用了FPGA設(shè)計技術(shù),使得系統(tǒng)的成本較低和開發(fā)周期較短,而且由于前端采用的是具有10M/100M兼容的芯片,并同時支持兩種特性的以太網(wǎng)(全雙工和半雙工),有助于實現(xiàn)全雙工和半雙工以太網(wǎng)之間的無縫連接,從而使得該系統(tǒng)具有廣闊的應(yīng)用前景和實用性。

二、基本原理
  系統(tǒng)實現(xiàn)中涉及到網(wǎng)絡(luò)方面的許多相關(guān)技術(shù)和各種相關(guān)的協(xié)議、標(biāo)準(zhǔn),下面作一簡要介紹。

1.CSMA/CD協(xié)議
  以太網(wǎng)用載波偵聽多路訪問/沖突檢測(CSMA/CD)作為它的媒體訪問控制協(xié)議,CSMA/CD定義了以太網(wǎng)節(jié)點為傳輸數(shù)據(jù)如何獲得對網(wǎng)絡(luò)媒體的訪問。其工作過程如下:

(1)如果介質(zhì)空閑,則傳輸數(shù)據(jù),否則,轉(zhuǎn)(2); 
  (2)如果介質(zhì)忙,則堅持偵聽,直到介質(zhì)空閑,立即傳送數(shù)據(jù);
 ?。?)如果在傳送過程中,檢測到?jīng)_突發(fā)生,發(fā)送一個短的阻塞碼,以確保讓所有終端都檢測到?jīng)_突發(fā)生,然后停止發(fā)送;
 ?。?)發(fā)送完阻塞碼后,等待一個隨機時間,再試圖重新發(fā)送,即轉(zhuǎn)(1)。

  目前,實際使用較多的沖突檢測方法是終端發(fā)送器把數(shù)據(jù)發(fā)送到線纜上,終端接收器又把數(shù)據(jù)接收回來和發(fā)送的數(shù)據(jù)比較,判別是否一致,若一致,沒有沖突;若不一致,表示沖突發(fā)生。

2.以太網(wǎng)幀格式
  當(dāng)應(yīng)用程序用UDP(TCP)傳送數(shù)據(jù)時,數(shù)據(jù)被送入?yún)f(xié)議棧中,然后逐個通過每一層直到被當(dāng)作一串比特流送入網(wǎng)絡(luò),其中每一層對收到的數(shù)據(jù)都要增加一些首部信息(有時還要增加尾部信息)。UDP傳給IP的數(shù)據(jù)單元稱作UDP報文段或簡稱為UDP段,IP傳給網(wǎng)絡(luò)接口層的數(shù)據(jù)單元稱作IP數(shù)據(jù)報。

  在OSI模型中,數(shù)據(jù)鏈路層傳輸?shù)臄?shù)據(jù)單位是幀。同樣,以太網(wǎng)CSMA/CD也是通過幀來發(fā)送實際數(shù)據(jù)的。以太網(wǎng)802.3u的MAC子層的幀結(jié)構(gòu)中,前導(dǎo)碼用于物理信號的同步,為7個字節(jié)的10101010序列和1個字節(jié)的10101011序列;目的地址和源地址使用的是MAC地址,前3個字節(jié)稱為Block ID,它標(biāo)志生產(chǎn)設(shè)備的廠家并由IEEE賦值;后3個字節(jié)稱為設(shè)備ID,它由廠家賦值,而且總是唯一的;數(shù)據(jù)長度指要傳送的數(shù)據(jù)的總長度;數(shù)據(jù)和填充字符可以從0到1 500字節(jié)不等,若實際數(shù)據(jù)小于所需的最小長度,MAC將追加一些可變的填充字符(PAD),以維持64字節(jié)的最小幀規(guī)模。若數(shù)據(jù)比1 500字節(jié)長,則更高層(一般是第三層)將把數(shù)據(jù)字段分成不同的幀進行傳送;幀校驗用來確保進行正確的傳送,循環(huán)冗余校驗(CRC)用來進行有效幀的檢查。在以太網(wǎng)數(shù)據(jù)包的數(shù)據(jù)部分,包含了各種上層協(xié)議的首部。在本文的系統(tǒng)中,包含了IP首部和UDP首部。

3.介質(zhì)無關(guān)接口(MII)
MII是一個用于互連控制器和收發(fā)器的全新介質(zhì)無關(guān)接口,它是100 Mbit/s快速以太網(wǎng)開發(fā)工作的一個組成部分。此接口提供了新的物理連接機制以及控制器和收發(fā)器的功能劃分。該接口主要由以下一些信號組成:

(1)發(fā)送信號
  包括半字節(jié)寬(Nibble-wide)的發(fā)送數(shù)據(jù)信號,加上相關(guān)的發(fā)送時鐘、發(fā)送允許信號和發(fā)送差錯信號。數(shù)據(jù)用時鐘同步,時鐘率是數(shù)據(jù)率的1/4 (即100 Mbit/s以太網(wǎng)用25 MHz的時鐘),發(fā)送信號用于將數(shù)據(jù)從控制器移動到收發(fā)器,然后編碼并發(fā)送到LAN上。

(2)接收信號
  包括半字節(jié)寬的接收數(shù)據(jù),加上相關(guān)的接收時鐘、接收數(shù)據(jù)有效信號和接收差錯信號。數(shù)據(jù)用時鐘同步,時鐘率是數(shù)據(jù)率的1/4。接收信號用于將解碼的數(shù)據(jù)從收發(fā)器移動到控制器。

(3)以太網(wǎng)控制信號
  這些信號是由收發(fā)器生成的載波偵聽和沖突檢測信號,用于控制器做介質(zhì)訪問控制。它們只用于半雙工模式,在全雙工模式中被忽略。

(4)管理信號
  包括一個串行管理I/O信號和相關(guān)的時鐘信號。用于在控制器和收發(fā)器之間雙向交換配置和控制的管理信息。

三、系統(tǒng)設(shè)計
該系統(tǒng)實現(xiàn)的總體框圖如圖2所示。

FPGA實現(xiàn)視頻廣播接收系統(tǒng)方案


  其中以太網(wǎng)接口采用的是傳統(tǒng)的RJ45接口,10M/100M收發(fā)器可以采用DM9101 單片實現(xiàn),F(xiàn)PGA部分采用的是Xilinx公司的Spartan II系列的芯片,MPEG-1解碼芯片采用了C-Cube公司的解碼芯片。10M/100M收發(fā)器到FPGA之間采用MII標(biāo)準(zhǔn)的接口,F(xiàn)PGA到 MPEG-1解碼芯片之間采用I2S形式的接口。

1.DM9101
  DM9101是一個物理層的、單片、低功耗的100Base-TX和10Base-T操作的轉(zhuǎn)換器。在介質(zhì)這一邊,它既為用于100Base -TX快速以太網(wǎng)的非屏蔽雙絞線對(5類同軸電纜)提供一個直接的接口,也為用于10Base-T以太網(wǎng)的UTP5/UTP3提供直接的接口。通過 IEEE802.3u介質(zhì)無關(guān)接口(MII),DM9101可以與介質(zhì)接入控制(MAC)層相連接,確保了在不同生產(chǎn)商的產(chǎn)品之間的高度互操作性。

  該芯片集成了MII標(biāo)準(zhǔn)接口、100Base-TX發(fā)送/接收器、10Base-T發(fā)送/接收器、自動協(xié)商、沖突檢測、載波偵聽、4B5B編/解碼器、加/解擾器、串口和并口之間的轉(zhuǎn)換等功能。

  由于采用了MII標(biāo)準(zhǔn)接口,使得設(shè)計者可以通過該接口的管理信號線對該芯片的寄存器進行設(shè)置,從而完成對10 Mbps和100 Mbps兩種速率的選擇,突出了設(shè)計的靈活性。


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