鎖相環(huán)的電源管理設(shè)計(jì)

　　圖6.測(cè)量電荷泵電源抑制的設(shè)置

　　17.4 mV （–22 dBm）的紋波信號(hào)經(jīng)交流耦合至電源電壓，并在頻率范圍內(nèi)進(jìn)行掃描。在每一頻率下測(cè)量雜散水平，并根據(jù)–22dBm輸入與雜散輸出電平間的差異（以dB表示）計(jì)算PSR。留在適當(dāng)位置的0.1 μF和1 nF電荷泵電源去耦電容為耦合信號(hào)提供一定衰減，因此發(fā)生器處的信號(hào)電平增加，直至在各頻率點(diǎn)下引腳上直接測(cè)得17.4 mV。結(jié)果如圖7所示。

　　在PLL環(huán)路帶寬內(nèi)，隨著頻率增加，電源抑制最初變差。隨著頻率接近PLL環(huán)路帶寬，紋波頻率以類似于基準(zhǔn)噪聲的方式衰減，PSR改善。該曲線圖顯示，需要具有較高開關(guān)頻率（理想情況下大于1 MHz）的升壓轉(zhuǎn)換器，以便盡可能降低開關(guān)雜散。另外，PLL環(huán)路帶寬應(yīng)盡可能降至最低。

　　1.3 MHz時(shí)， ADP1613就是一款合適的升壓轉(zhuǎn)換器。如果將PLL環(huán)路帶寬設(shè)置為10 kHz，PSR可能達(dá)到大約90 dB；環(huán)路帶寬為80 kHz時(shí)，PSR為50 dB。首先解決PLL雜散水平要求后，可以回頭決定升壓轉(zhuǎn)換器輸出所需的紋波電平。例如，如果PLL需要小于–80 dBm的雜散，且PSR為50 dB，則電荷泵電源輸入端的紋波功率需小–30 dBm，即20 mV p-p。如果在電荷泵電源引腳附近放置足夠的去耦電容，上述水平的紋波電壓可使用紋波濾波器輕松實(shí)現(xiàn)。例如，100 nF去耦電容在1.3MHz時(shí)可提供20 dB以上的紋波衰減。應(yīng)小心使用具有適當(dāng)電壓額定值的電容；例如，如果升壓轉(zhuǎn)換器產(chǎn)生18 V電源，應(yīng)使用具有20V或更高額定值的電容。

　　圖7.ADF4150HF電荷泵電源抑制曲線圖

　　使用基于Excel的設(shè)計(jì)工具ADP161x.可以簡(jiǎn)化升壓轉(zhuǎn)換器和紋波濾波器的設(shè)計(jì)。圖8顯示用于5 V輸入至20 V輸出設(shè)計(jì)的用戶輸入。為將轉(zhuǎn)換器級(jí)輸出端的電壓紋波降至最低，該設(shè)計(jì)選擇噪聲濾波器選項(xiàng)，并將VOUT紋波場(chǎng)設(shè)定為最小值。高壓電荷泵的功耗為2 mA（最大值），因此OUT 為10 mA以提供裕量。該設(shè)計(jì)使用20 kHz的PLL環(huán)路帶寬，通過ADF4150HV評(píng)估板進(jìn)行測(cè)試。根據(jù)圖7，可能獲得約70dB的PSR。由于PSR極佳，此設(shè)置未在VCO輸出端呈現(xiàn)明顯的開關(guān)雜散（《 –110 dBm），即使是在省去噪聲濾波器時(shí)。

　　圖8.ADP1613升壓轉(zhuǎn)換器EXCEL設(shè)計(jì)工具

　　作為最終實(shí)驗(yàn)，將高壓電荷泵的PSR與有源濾波器（目前用于產(chǎn)生高VCO調(diào)諧電壓的最常見拓?fù)浣Y(jié)構(gòu)）進(jìn)行比較。為執(zhí)行測(cè)量，使用無源環(huán)路濾波器將幅度為1 V p-p的交流信號(hào)注入ADF4150HV的電荷泵電源（VP）與圖6的測(cè)量設(shè)置相同。后以有源濾波器代替相等帶寬的無源濾波器，重復(fù)相同的測(cè)量。所用的有源濾波器為CPA_PPFFBP1型，如ADIsimPLL所述（圖9）。

　　圖9.ADlsimPLL中CPA_PPFFBP1濾波器設(shè)計(jì)的屏幕視圖。

　　為提供公平的比較，電荷泵和運(yùn)算放大器電源引腳上的去耦相同，即10 μF、10 nF和10 pF電容并聯(lián)。測(cè)量結(jié)果顯示于圖10中：與有源濾波器相比，高壓電荷泵的開關(guān)雜散水平降低了40 dB至45 dB。利用高壓電荷泵改善的雜散水平部分可解釋為通過有源濾波器看到的環(huán)路濾波器衰減更小，其中注入的紋波在第一極點(diǎn)之后，而在無源濾波器中注入的紋波位于輸入端

　　圖10.有源環(huán)路濾波器與高壓無源濾波器的電源紋波電平

　　最后一點(diǎn)：圖1所示的第三電源電軌（分壓器電源，AVDD/DVDD—與VCO和電荷泵電源相比具有較寬松的電源要求，因?yàn)镻LL（AVDD）的RF部分通常是具有穩(wěn)定帶隙參考偏置電壓的雙極性ECL邏輯級(jí)，所以相對(duì)不受電源影響。另外，數(shù)字CMOS模塊本質(zhì)上對(duì)電源噪聲具有更強(qiáng)的抵抗力。因此，建議選擇（DVDD）能夠滿足此電軌電壓和電流要求的中等性能LDO，并在所有電源引腳附近充分去耦；通常100 nF和10 pF并聯(lián)就夠了。

　　結(jié)束語

　　以上已討論主要PLL模塊的電源管理要求，并針對(duì)VCO和電荷泵電源推算出規(guī)格。ADI公司為電源管理和PLL IC提供多種設(shè)計(jì)支持工具，包括參考電路和解決方案，還有各種仿真工具，如ADIsimPLL和 ADIsimPower. 了解電源噪聲和紋波對(duì)PLL性能的影響后，設(shè)計(jì)人員可以回頭推算電源管理模塊的規(guī)格，進(jìn)而實(shí)現(xiàn)性能最佳的PLL設(shè)計(jì)。