基于FPGA的數(shù)字存儲(chǔ)示波器的顯示技術(shù)

　　1 引言

　　由于液晶顯示器(LCD)功耗低，體積小，超薄，重量輕，而且車身沒(méi)有畫面幾何圖形的失真及收斂性誤差，也就投有了傳統(tǒng)顯示器中心和邊角出現(xiàn)色差和失真的問(wèn)題，因而得到廣泛的運(yùn)用?，F(xiàn)場(chǎng)可編程門陣列(FP—GA)芯片具有高密度、小型化、低功耗和設(shè)計(jì)靈括方便等優(yōu)點(diǎn)，可以縮短研發(fā)周期，提高工作效率，因而在數(shù)字電路設(shè)計(jì)中得到了廣泛的應(yīng)用。作為人機(jī)交互的LCD在數(shù)字存儲(chǔ)示波器中有著重要的位置。在以往的設(shè)計(jì)中多采用液晶顯示專用芯片去驅(qū)動(dòng)LCD．宴踐中發(fā)現(xiàn)它不但占用CPU資源，而且它與LCD數(shù)據(jù)接口之間存在干擾。為了解決這些問(wèn)題．本文提出了．一種新的顯示技術(shù)。

　　2 總體設(shè)計(jì)方案

　　由于數(shù)字存儲(chǔ)示渡器對(duì)顯示的實(shí)時(shí)性和刷新率都要求較高，而且它顯示的大多是一些簡(jiǎn)單的圖形和波形，因而直接用FPGA產(chǎn)生LCD所需的顯示控制時(shí)序。存放顯示數(shù)據(jù)的SRAM地址也直接由FPGA地址計(jì)數(shù)器產(chǎn)生。其顯示系統(tǒng)總體框圖如圖1所示。

　　在圖1中，A／U采集的數(shù)據(jù)經(jīng)DSP處理，轉(zhuǎn)換為L(zhǎng)CD可以顯示的點(diǎn)陣數(shù)據(jù)后再存儲(chǔ)到RAM中}兩片顯示存儲(chǔ)器RAMl和RAM2交替讀取RAM中的數(shù)據(jù)，最后送到I。CD上顯示。在FPC-A中設(shè)計(jì)了LCD顯示時(shí)鐘電路模塊和顯示數(shù)據(jù)傳輸電路模塊。顯示時(shí)鐘電路產(chǎn)生LCD顯示所需的各種時(shí)序；顯示數(shù)據(jù)傳輸電路設(shè)計(jì)兩路數(shù)據(jù)傳輸通道，RAM中的數(shù)據(jù)通過(guò)數(shù)據(jù)傳輸通道送到RAM1或RAM2中，再由LCD讀取RAMl或RAM2中的數(shù)據(jù)顯示。

　　對(duì)LCD及顯示存儲(chǔ)RAM的控制都由FPGA完成。

　　3 數(shù)據(jù)通道控制及實(shí)現(xiàn)

　　數(shù)據(jù)通道對(duì)存儲(chǔ)RAM的讀／寫操作進(jìn)行控制，保證數(shù)據(jù)正確地從RAM傳送到RAMl或RAM2中，并能在LCD上正確地顯示。圖2為數(shù)據(jù)通道的外部接口信號(hào)。

　　圖2中，CLK為系統(tǒng)時(shí)鐘,Vs為DSP提供的時(shí)鐘；RAM—RWS[2：0]、RAM1一RWS[2 : 0]和RAM2一RWS[2：0]分別為RAM、RAMl和RAM2的讀／寫及片選信號(hào)；RAM—data[7：0]、RAMl一data[7：0]和RAM2一data[7 :0]分別為RAM、RAMl和RAM2的數(shù)據(jù)總線RAM—A[1 7：o]、RAMl一A[15：03和RAM2一All5：03為數(shù)據(jù)總線。由于采用了兩片RAM作為顯示存儲(chǔ)器，它們可依次向液晶提供顯示數(shù)據(jù)，這樣，對(duì)每片顯示RAM的讀操作和寫操作分開，避免了因?yàn)閿?shù)據(jù)的改寫而導(dǎo)致顯示的小穩(wěn)定。圖3為顯示RAM的工作時(shí)序圖，圖中Views為Vs反相后經(jīng)二分頻得到。

圖3顯示RAM工作時(shí)序

　　圈4顯示RAM的地址總線選擇電路原理圈數(shù)字存儲(chǔ)示渡器的顯示包括兩部分：一部分是界面顯示，包括菜單和光標(biāo)的顯示等；另一部分是波形顯示。

　　波形是隨時(shí)在更新，而菜單只有在按鍵操作的情況下才會(huì)改變，更新的次數(shù)很少。所以采用了分頁(yè)顯示技術(shù)，即將顯示存儲(chǔ)空問(wèn)分成兩個(gè)區(qū)間：一個(gè)區(qū)間用來(lái)存儲(chǔ)菜單、光標(biāo)等不常刷新的數(shù)據(jù)；另一個(gè)區(qū)間用來(lái)存儲(chǔ)波形數(shù)據(jù)。每個(gè)區(qū)間都是一屏顯示所需的空間。LCD顯示時(shí)將兩個(gè)存儲(chǔ)區(qū)間里對(duì)應(yīng)地址的數(shù)據(jù)通過(guò)FPGA內(nèi)建電路相“或”以后再送LCD箍示。這樣在軟件處理時(shí)節(jié)省了重復(fù)刷屏的時(shí)間，同時(shí)簡(jiǎn)化了軟件的編寫。

4 顯示時(shí)序電路設(shè)計(jì)

　　彩色液晶顯示器(采用NANYA公司的LCBFBLB61V4)有3根控制信號(hào)：CP、LOAD和FRM信號(hào)。其中，CP為移位脈沖信號(hào)，每來(lái)一個(gè)移位脈沖信號(hào)，LCD就從數(shù)據(jù)線上讀取顯示數(shù)據(jù)。LOAD為行裝載信號(hào)，當(dāng)LeD讀取一行數(shù)據(jù)后，會(huì)產(chǎn)生一個(gè)LOAD信號(hào)，將數(shù)據(jù)鎖存起來(lái)。FP,M為場(chǎng)同步信號(hào)．每顯示一屏數(shù)據(jù)就會(huì)產(chǎn)生一個(gè)FRM信號(hào)。彩色液晶的每個(gè)像素點(diǎn)的顯示狀態(tài)由3位數(shù)據(jù)的邏輯電平表示，因此顯示一行需320×3／8=120個(gè)cP時(shí)鐘，而3根信號(hào)線之間的關(guān)系為：LOAD的頻率是cP的120分頻，F(xiàn)RM的頻率是LOAD的240分頻。I．CD要求的顯示控制時(shí)序如圖5所示。

　　圖5中各顯示控制信號(hào)在FPGA中通過(guò)分頻器實(shí)現(xiàn)：100 MHz系統(tǒng)時(shí)鐘32分頻得到3．125 MHz的移位圖4為顯示RAM的地址總線選擇電路原理圖。圖中A1[15：0]為L(zhǎng)CD顯示RAM的讀地址，A2[15：0]為顯示RAM的寫地址，它們分別由硬件時(shí)鐘產(chǎn)生的地址計(jì)數(shù)器的輸出線。Views為多路選擇器的選擇信號(hào)，其工作原理為：當(dāng)Vs為低電平時(shí)，DSP占用RAM總線，RAM的地址總線由DSP的地址總線產(chǎn)生，DSP把處理后的數(shù)據(jù)送到RAM中；當(dāng)Vs為高電平時(shí)RAM自動(dòng)執(zhí)行讀操作，其讀地址在FPGA中由硬件時(shí)鐘地址計(jì)數(shù)器產(chǎn)生，即自動(dòng)把RAM中的數(shù)據(jù)送到RAMl或RAM2中；當(dāng)Views為高電平時(shí)，RAM中的數(shù)據(jù)送到RAMl中，此時(shí)RAM2中的數(shù)據(jù)送到LCD中擊顯示,當(dāng)VJews為低電平對(duì)，RAM中的數(shù)據(jù)送虱RAM2中，此時(shí)RAMl中的數(shù)據(jù)送到LCD中去顯示。當(dāng)然在FPGA設(shè)計(jì)中還應(yīng)包括存儲(chǔ)器的讀／寫、片選電路和地址譯碼電路等，這里不再詳述。

　　脈沖信號(hào)CP，再將CP信號(hào)120分頻得到行裝載信號(hào)LOAD．最后將LOAD進(jìn)行240分頻得場(chǎng)同步信號(hào)FRM。

　　5 結(jié)束語(yǔ)

　　本文所介紹的示波器顯示技術(shù)已成功地運(yùn)用于100 MHz數(shù)字存儲(chǔ)示波器中。該設(shè)計(jì)能高效、可靠地實(shí)現(xiàn)數(shù)據(jù)的傳輸及波形的重現(xiàn)，提高了系統(tǒng)的抗干擾能力，降低了成本；并且該結(jié)構(gòu)具有很好的可移植性，只須做很少的改動(dòng)就可應(yīng)用于不同的系統(tǒng)中。